十六进制7段数码显示译码器设计实验报告

实验目的与要求实验名称:十六进制段数码显示译码器设计7实验目的学习段数码显示译码器的硬件设计7Verilog实验原理段数码是纯组合电路设输入的位码为输出控制段共阴数码管的位数据为74A[3:0],77输出信号的位分别接共阴数码管的个段，高位在左，低位在右LEDS[6:0]o LEDS77实验内容、编辑和输入设计文件1新建文件夹一一输入源程序一一文件存盘源程序module LEDA,LED7S;input[3:0]A;output[6:0]LED7S;reg[6:0]LED7S;always@Abegin:LEDcaseA4b0000:LED7s5boi11111;4b0001:LED7s=7b0000U0;4b0010:LED7s=7b1011011;4b0011:LED7s=7b1001111;4bOlOO:LED7S=7!b1100110;4b0101:LED7s=711101101;4bOHO:LED7S=7,bl111101;4b0111:LED7S=7fb0000111;4b1000:LED7s=7b1111111;4blOOl:LED7s4bl010:LED7S=7*bl110111;4bl011:LED7s=7b1111100;4b1100:LED7S=7*b0111001;4bll01:LED7Sv=7b1011110;七4blllO:LED7s=71111001;4bllll:LED7s=7b1110001;default:LED7S=7,b0111111;endcase、创建工程end endmodule2打开并建立新工程管理窗口一一将设计文件加入工程中一一选择目标芯片一一工具设置一一结束设置、全程编译前约束项目设置3选择目标芯片一一选择配置器件的工作方式一一选择配置器件和编程方式一一选FPGA择目标器件引脚端口状态一一选择语言版本Verilog、全程综合与编译4启动全程编译ProcessingStart Compilation、仿真测试5厂S ABoooo[~iooo!-oooi X!Ooi I[looii!oig IoicnooouT浜S LEDTSBoiuii1~~imm00001ipjp1011011Xiooim11001107jjjj joiumRTL、Decoder总结与体会通过本次实验，对有了进一步的学习和认识，对也有了深入了解学会了quartus Verilog7段数码显示译码器的的硬件设计，学会了利用计数器模块消除抖动Verilog。