半导体常见问题问答

半导体常见问题问答目录这个器件有没有考虑频率特性，栅极是三维的，做成垂直方向会不会导致电容增大而导

2.

0.5nm

4.3对于型隧道晶体管，它的工作原理是什么？中间的区域有什么作用？如果没

9.

15.9器件都是横平竖直的画出来的，实际工艺做不了这么理想，有考虑实际工艺的影响吗

1.慢？一般来说，水平布线会产生附加电容，所以垂直的金属布线走电流是不利于MOSFET器件工作的？答首先，我们目前首选做的是直流特性分析，一篇论文不可能把所有的1另外电容大小正比例与电荷和电压的微分值，本文结构的电荷来自于隧道效应隧道效应的劣势是导通电流小也就是产生的电荷少而本文洽洽是利用结4C构特性增强了隧道电流以此达到和相同级别的电流驱动能力换句话说我们的器件担心的是电容过小的问题而不是过大我们的设计洽洽是增加本征电容量以增mos加电流量因此可以很好推论本器件寄生电容不大本征电容和相当但隧道效应对电场的敏感性导致器件的亚阈值特性要比好太多太多mosmos器件都是横平竖直的画出来的，实际工艺做不了这么理想，有考虑实际工艺的影响吗？

16.答实验做不出理想的横平竖直，但那些都只是对器件的给工作特性起到微扰的作用并不会对输出特性具有太大影响，本文的核心是提出一种新的结构，探索他的基本工作特性，而不是细枝末节的问题问题都解决，问题超过了本文的研究范围其次，栅极虽然是三维的没错，但本隧道晶体管与不同，是靠反型层导电，也就是它要工作在反型层状态下，2MOSFET MOSFET当一个结构处于反型状态它的电容值约等于也就是绝缘层电容值，因为结构的电容是绝缘层电容和半导体电容的串联，MOS Cox两个电容串联总电容值约等于较小的那个，当工作在反型状态，半导体MOS Cox Csi电容值远远大于因此总电容约等于所以对于普通的器件MOS为提升开关速度，应该尽可能小，而本器件是隧道晶体管，虽然我们目前Csi Cox,Cox.MOSFET还没有做交流瞬态分析，但是从理论分析我们可以推论，Cox对比于本隧道晶体管的隧穿效应发生在源区和栅极之间的本征区，当本征区发生隧穿时候产生电子空穴对，但此时的载流子密度是远远低于MOSFET,的反型层载流子密度的，MOSFET也就是说隧穿晶体管的半导体电容值此时很小，因此晶体管的总电容值也远小于的总电容值，因此不会引起开关速度的明显变化，Csi或许还会可以进一步提升频率，使器件工作在无法达到的频率MOSFET寄生电容是个计算复杂的物理量但其单位面积内产生的大小与栅极电极MOSFET和源漏电极的间距有关本文所提出的结构栅极与原漏电极走线是相互垂直而不3是相互平行所以越高处的源漏电极与栅极之间的互感电容越小因为二者之间的距离在不断增大所以并不会对电容有影响另外电容大小正比例与电荷和电压的微分值，本文结构的电荷来自于隧道效应隧道效应的劣势是导通电流小也就是产生的电荷少而本文洽洽是利用结4C构特性增强了隧道电流以此达到和相同级别的电流驱动能力换句话说我们的器件担心的是电容过小的问题而不是过大我们的设计洽洽是增加本征电容量以mos增加电流量最后，目前的芯片是向着低频、低功耗的方向发展，加上从上述分析可以看出本设计的开关速度理论上不太可能比差，因此频率问题，不会有5根本性问题MOSFET是几个原子层，目前的工艺能做到或者吗？答

2.

0.5nm

0.5nm lnm（）首先，硅的原子直径是也就是约为个原子层,〜

10.117nm,

0.5nm45（）其次，据最新的科研数据，三星工艺已经研发成熟，有研究成果表明，氧化层薄膜可以被缩减至左右25nm本设计的重点是研究提出的这种新结构的特性、优化，不是针对工艺在做研Inm究，工艺问题超出本课题研究目标.隧道效应，或者说隧穿效应发生在何处？3答隧道效应主要发生在源区和栅极之间的本征区为什么要用本征区，该区域为什么不用掺杂半导体？

4.答本征区因为在平衡状态下载流子浓度很低约个每立方厘米，因此和重掺杂半导体不同，为使本征区发生隧道效应，并不需要先要让该区域先被耗尽lel4这个过程要使一个半导体区域发生隧道效应的关键是要让这个区域发生能带弯曲，如果采用重度掺杂的半导体，则半导体自身的载流子有抵御外场对其内部电势分布或者说能带分布的能力这就使得用于产生隧道效应的栅源电势差效率不高，为了提升隧道效应发生的灵敏度，也就是在相同的栅源电势差下实现尽可能大的能带弯曲程度，因此需要采用本征半导体或者低掺杂浓度的半导体，因为它抵御外电场的能力最弱，容易实现能带弯曲，因此隧道效应的灵敏度也越高对于型隧道晶体管，它的工作原理是什么？中间的区域有什么作用？如果没有会怎么样，器件可以正常工作吗？

5.PINIP N+答（）工作原理型隧道晶体管，当栅极加正电压时，源区一侧的本征区发生剧烈能带弯曲，产生隧道效应，激发出电子空穴对，其中电子会在正1PINIP偏的漏源电势差的作用下从半导体的导带经过中间的区域流向作为漏区一侧的区域，此时因为漏的区域和中间的区域构成正偏的结，因此电子的流N+动不会收到阻挡，直接经漏电极流出，而此时在位于源区一侧的本征区所激发出P+P+N+PN电子空穴对中的空穴，则可经过源区一侧的区流出因此形成连续的电流（）区域的作用，由上面的工作原理可以看出，区域可以辅助正偏状P+态的电子更有效地由漏极流出，不仅如此，当栅极处于反向偏置状态时，位于漏2N+N+区一侧的本征区，会在栅极场效应的作用下，接受区域流过来的空穴，这些空穴会在此时处于正偏状态的漏源电势差作用下，有从漏电极一侧流向源电极一侧P+的趋势，若此时中央区域没有区域，则这些空穴很容易直接流到源一侧的区域，从而形成很大的反偏电流，恰恰是因为有了区的阻挡作用，这些空穴一N+P+些会被区域与漏一侧的区域所形成的内建电势差所阻挡，即使没有被阻挡住N+的，也会很快和区原有的电子发生复合，从而抑制了持续的反向漏电流的产生N+P+因此区除了具有辅助正偏状态的电子更有效地由漏极流出的作用以外，还起到N+抑制反向漏电流的作用如果没有区域，器件的正向工作曲线不会有太大变化，N+但反向漏电明显增加，静态功耗也随之增加N+对于具有高肖特基势垒和辅助栅的双向隧道晶体管，它的工作原理是什么？中间的辅助栅极有什么作用？如果没有会怎么样，器件可以正常工作吗？

6.答（）工作原理高肖特基势垒和辅助栅的双向隧道晶体管，因为源电极/漏电极和本征硅之间形成肖特基势垒，因此在没有栅电极的控制作用下，源电极1和本征硅之间存在着单向高阻状态（电子可以从半导体导带流向金属，或者从金属流向半导体价带，反之不可）当栅极加正电压时，源区一侧的本征区发生剧烈能带弯曲，产生隧道效应，激发出电子空穴对，其中电子会在正偏的漏源电势差的作用下从半导体的导带流向由辅助栅控制的中央区域，由于此时辅助栅始终处于高电位，对电子具有吸引作用，电子很容易流经辅助栅控制的中央区域，进而流向漏区一侧的本征区区域，最后电子从本征区经过漏电极流出（注意，这就是之前所说的本征半导体和金属形成肖特基接触，电子可以从半导体导带流向金属，但不可从金属流向半导体导带，因此漏区的本征区此时获得了从源区流过来的电子，是可以从金属电极流出的）而此时在位于源区一侧的本征区所激发出电子空穴对中的空穴，则可直接从源电极流出因此整个器件在辅助栅和控制栅正偏的状态下，形成连续的电流（）中间的辅助栅极的作用，由上面的工作原理可以看出，中间的辅助栅极可以辅助正偏状态的电子更有效地由漏极流出，不仅如此，当栅极处于反向偏2置状态时，由于本器件是具有高肖特基势垒的，这个高肖特基势垒指的是金属和半导体导带之间形成的势垒，这个势垒越高，金属和半导体价带所形成的势垒就越低，因此位于漏区一侧的本征区，会在栅极场效应的作用下，接受金属漏电极通过越过较低的价带势垒流过来的空穴根据空穴的导电实质是电子导电，因此该物理现象的实质是位于漏区一侧的本征区的价带的电子，在反向偏压的栅漏电压的作用下，越过较低的在本征区价带和金属漏电极之间形成的价带势垒，这些价带空穴会在此时处于正偏状态的漏源电势差作用下，有从漏电极一侧流向源电极一侧的趋势，若此时中央区域没有正偏的辅助栅，则这些空穴很容易直接流到源一侧的本征区的价带，然后再经过本征区的价带从源电极流出，从而形成很大的反偏电流，恰恰是因为有了中央辅助栅极正偏压的场效应阻挡作用，这些空穴一些会被辅助栅所阻挡，从而抑制了持续的反向漏电流的产生因此辅助栅极除了具有辅助正偏状态的电子更有效地由漏极流出的作用以外，还起到抑制反向漏电流的作用如果没有辅助栅极，器件的正向工作曲线不会有太大变化，但反向漏电明显增加，静态功耗也随之增加.什么是的亚阈值摆幅，为什么不能低于为什么比亚阈值摆幅低？7MOSFET60mV/dec TFETMOSFET对于亚阈值摆幅MOSFET SS=dVg/dlogIds]=[dfais/dIds]*Ids*InlO*其中，理想的长沟道情况下，为热压，室温条件[dVg/dfais]]下型器件的理论最小值为[dfais/dIds]*Ids=KT/q而利用隧道效应，导致可以获得更小的“电压增量/电流增量”，也就T=300k,MOS SSKT/q lnlO=

59.6mV/dec-60mV/dec是更小的亚阈值摆幅，具体隧道电流的公式推导，在靳老师的博士论文中有推导TFET也是利用肖特基势垒的，它和你提出的高肖特基势垒所用的肖特基势垒有什么区别

8.SB-MOSFET说到二者的不同，首先要明确下面的问题，就是两种器件形成肖特基势垒的“动机”不同简单说就是对于传统器件，掺杂形成陡峭纳米级突变结工艺上是很难的，所以利用金属作为源漏来代替的结源漏,来MOSFET PN降低这个工艺难度SB-MOSFET MOSFETp-n对于金属和半导体之间形成阻挡接触，也就是带有肖特基势垒的接触，这时候源区金属的电子要想到达半导体导带形成电子电流，必须事先越过SB-mosfet,这个势垒，到达半导体的导带为了减小这个跃迁的难度，必须使得金属与半导体导带之间所形成的肖特基势垒越低越好，但即便是只有据参考文献这是金属和半导体能形成的最低的势垒，也会导致的亚阈值摆幅比

0.25eV,要大sb-MOSFET MOSFET也就是说在逃避了普通的这个工艺难题的同时，也带来了性能的退化SB-MOSFET MOSFET所以综上分析，采用金属作为源漏，是其解决工艺难题所采取的一种替代方案，而由于金属和半导体很难形成欧姆接触，形成肖特基势垒是无奈SB-MOSFET之举，是负面因素而说到我们这个结构为什么要用肖特基势垒，则要从亚阈值摆幅说起，本身的亚阈值摆幅理论上只能是常温下这个数值被近年来的热点研究器件所超越，而和也是需要用到陡峭结的,这MOSFET60mV/dec,使得问题进入一个死循环另外，是个单向开关，不具备能够实现TFET TFETMOSFET PN双向开关的功能，也限制的的应用，因此为了打破这个死循环，并且使得隧TFETMOSFET道晶体管更加兼容于集成电路技术，我们提出了和TFET相同的是，我们也是利用金属来代替掺杂型的源漏区，和MOSFET HSB-BTFET,不同的是，此时我们是真正要利用这个肖特基势垒，利用这个势垒在本征半导体SB-MOSFET SB-MOSFET的导带和金属源之间形成一个高的肖特基势垒，这样在没有栅电极的作用下，就在金属和本征半导体之间形成了一个单向高阻抗，这个阻抗，通过对栅极电极施加正电压，在位于漏电极和栅电极的本征区半导体上形成电势降，造成本征区的能带弯曲，进而产生隧道电流也就是说这个势垒是有意为之，而不是无奈之举，是正面因素而不是负面影响栅极氧化层薄至纳米，会不会产生栅极漏电？

9.1答:首先，栅极氧化层漏电是与栅极氧化层厚度和氧化层两端的电势差大小相关的，在厚度薄的情况下，如果氧化层两端的电势差足够低，也不会引起明显1漏电现象在栅极氧化层薄至纳米的情况下，有参考文献显示，只要两端电势差不高于是不会产生明显漏电的，这个导师在指导我们的过程当中都跟我们介绍过

11.5V相比于栅极氧化层漏电，由于带带隧道效应所产生的反向漏电才是主要漏电机制通过我们的结构设计和优化，漏电已经被很大程度上消除了2btbt器件尺寸小至几个纳米，仿真有没有考虑量子效应？

10.实际上有参考文献研究结果证明，硅纳米薄膜厚度不低于纳米时量子效应并不明显即便深究量子效应，我们发现也只不过会对器件有微扰5即使忽略量子效应也不会对器件的定性研究产生什么严重的影响.你的器件尺寸物理上能实现吗？11首先我们的器件是基于硅集成电路工艺的，器件当中并没有引入不兼容硅工艺的衬底、材料或其他特殊条件据最新的科研数据，三星工艺已经研发成熟，有研究成果表明，氧化层薄膜可以被缩减至左右5nm本设计的重点是研究提出的这种新结构的特性、优化，不是针对工艺在做研lnm究，工艺问题超出本课题研究目标本课题研究尺寸问题，仅为了在理论上揭示这种尺寸下会有什么样的物理性质出现，器件本身具有优越于对比器件如或普通单向的性质，器件本身有创新价值，对器件尺寸的优化，探索该器件能够缩小到的终极尺寸，尺寸能缩小到什么程度，是本研MOSFET,SB-MOSFET,TFET究的附加价值，即使利用现有工艺，做不到本文所采用的最优化最小尺寸，适当放大尺寸，本器件也是可以正常工作的，这根本不是问题工艺发展并非停滞不前的，今天做不到的事儿，不代表明天做不到，本研究所提出的结构，其也是基于工艺，本质上并不需要额外的其他工艺，可以说与工艺完全兼容，所以工艺问题不是问题，Si MOSFET普通器件栅极是做在器件中央的，你的控制栅极坐在两侧是不是有问题？

12.我的器件是通过栅极的场效应控制作用产生隧道效应来克服肖特基势垒对电子或空穴的阻挡，也就是使得金属和半导体接触界面处附近的半导体发生强烈的能带弯曲，产生隧道效应，其中产生的电子空穴对中的电子会通过导带流向漏极一侧，价带的空穴则会被来自于金属的电子填充所谓肖特基势垒是分导带电子肖特基势垒和价带空穴肖特基势垒的，金属源极一侧的电子由于势垒的阻挡作用到达不了导带（也就是说此当漏极一侧相对于源极一侧加正电压时,金属源极和半导体导带所形成的电子肖特基势垒处于反偏状态，而和半导体价带所形成的空穴肖特基势垒处于正偏状态），而我们所设计的栅极正是用于控制和调节这种由肖特基势垒和隧道效应的共同作用下的器件的导通和关断状态的切换，所以要将器件的栅极坐在源漏两侧，可以说这是一种源漏电阻可调/可变式器件，是我导师所发明的一种新型器件垂直沟道长度的增加会不会导致器件导通电流变小？

13.（）垂直部分大部分是金属导线是为了在不增加器件面积的偏题下增加源漏电极与半导体的接触面积目的是为了增加隧道效应产生的载流子数量，再换个1角度说，所谓垂直沟道部分实际上并不是类似于器件的沟道，源漏电极的长度增加实际上不是增大器件的长度而是源漏的宽度，器件的真是长度只是很MOSFET小的一部分垂直长度和中间水平部分的长度之和，绝大部分的垂直长度是用来增大源漏区的宽度而设计的，所以垂直沟道长度的说法是不客观不正确的（）本器件利用隧道效应产生载流子，用到的是（亚热电子发射）电流，而不是漂移电流，所以不存在所谓迁移率的问题，产生的隧道效应电流的2subthremal大小受隧道效应产生的几率和产生隧道效应的面积决定，综上愿意，器件不存在开关速度变慢的问题，垂直部分的增加不但不会减小电流，而是增大电流的目的而设计的垂直沟道长度的增加会不会导致开关速度变慢，导致载流子运输时间变长？

14.（）垂直部分大部分是金属导线是为了在不增加器件面积的偏题下增加源漏电极与半导体的接触面积目的是为了增加隧道效应产生的载流子数量，再换个1角度说，所谓垂直沟道部分实际上并不是类似于器件的沟道，源漏电极的长度增加实际上不是增大器件的长度而是源漏的宽度，器件的真是长度只是很MOSFET小的一部分垂直长度和中间水平部分的长度之和，绝大部分的垂直长度是用来增大源漏区的宽度而设计的，所以垂直沟道长度的说法是不客观不正确的，垂直部分的增加不是增加了沟道长度而是宽度本器件利用隧道效应产生载流子，而不是基于漂移扩散理论，用到的是（亚热电子发射）电流，而不是漂移电流，不涉及迁移率的问题另外，近年来，纳米级世代的主频并没有比微米级主频提升说明限subthremalcpu cpu制频率提升的瓶颈也根本不在于沟道长度交流特性怎么样，为什么没有做交流分析？器件寄生电容大不大？

15.由于研究内容过多时间紧任务重以及计算机负荷能力我们没有时间去做交流分析但通过理论分析我们可以得出，本隧道晶体管与不同，是靠反型层导电，也就是它要工作在反型层状态下，当一个结构处于反型状态MOSFET MOSFET它的电容值约等于也就是绝缘层电容值，因为结构的电容是绝缘层电容MOS和半导体电容的串联，Cox MOS两个电容串联总电容值约等于较小的那个，当工作在反型状态，半导体CoxCsi电容值远远大于因此总电容约等于所以对于普通的器件MOS为提升开关速度，应该尽可能小，而本器件是隧道晶体管，虽然我们目前Csi Cox,Cox.MOSFET还没有做交流瞬态分析，但是从理论分析我们可以推论，Cox对比于本隧道晶体管的隧穿效应发生在源区和栅极之间的本征区，当本征区发生隧穿时候产生电子空穴对，但此时的载流子密度是远远低于MOSFET,的反型层载流子密度的，MOSFET也就是说隧穿晶体管的半导体电容值此时很小，因此晶体管的总电容值也远小于的总电容值，因此不会引起开关速度的明显变化，Csi或许还会可以进一步提升频率，使器件工作在无法达到的频率MOSFET（）寄生电容是个计算复杂的物理量但其单位面积内产生的大小与栅极电MOSFET极和源漏电极的间距有关本文所提出的结构栅极与原漏电极走线是相互垂直而3不是相互平行所以越高处的源漏电极与栅极之间的互感电容越小因为二者之间的距离在不断增大所以并不会对电容有影响。