全加器电路实验报告

全加器电路实验报告实验任务用与非门和异或门设计一个1位全加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确实验原理在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相力口这种运算称为全加，所用的电路称为全加器按照二进制加法运算规贝曙可以得到如下表所示全加器真值表其中，A、B是两个加数，CI是来自低位的进位，S是相加的和，CO是向高位的进位将S、CO和A、B、CI的关系写成逻辑表达式则得到S二CIAB+CIAB+CIAB+CIAB=A B©CI㊉CO=CIAB+CIAB+CIAB+CIAB=AB+AC+BCcoCI AB S000000110010100101100101010I1100011111逻辑电路（使用与非门和异或门构成）建模描述Verilog HDLmoduleadderlinput wire//输入的低位进位及两个加数cin a、binput wireb,input wirecinoutput wiresum,//输出的和与进位output wirecout；si s2s3;//定义中间变量wirexor sia,b;//调用基本异或门xor sumsi cin;nand s2,a,b;//调用基本与非门nand ands3,sl,cin;endmodule couts2s3;实验步骤L打开Lattice Diamond,建立工程02•新建Verilog HDL设计文件，并键入设计代码

3.综合并分配管脚，将输入信号cin、a、b分配至拨码开关，将输出信号sum、cout分配至板卡上的LED cin/M7,a/M8,b/M9,sum/N13,cout/M

124.构建并输出编程文件，烧写至FPGA的Flash之中

5.按下对应按键，观察输出结果。