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文本内容:
pcb layout工程师的面试试题？
1.PCB Layout流程、工艺要求与留意事项；
2.相关产品PCB Layout的安规规范和EMC要求；
3.标准且常用的零件封闭尺寸（如SOP-8）；
4.基本的电路学问；
5.PCB的制作流程（留意与Layout流程区分）等
6.实际操作实力（重要PCB工程师笔试题与答案一.填空LPCB上的互连线按类型可分为一微带线—和带状线2引起串扰的两个因素是—容性耦合和—感性耦合[hide]
3.EMI的三要素放射源传导途径敏感接收端
4.10Z铜的厚度是
1.4MIL
5.信号在PCB（Er为4）带状线中的速度为:6inch/ns
6.PCB的表面处理方式有喷锡，沉银，沉金等率edge rate有关影响大小可透过仿真得知原则上测试点越小越好当然还要满足测试机具的要求分支越短越好8o如何选择PCB板材如何避开高速数据传输对四周模拟小信号的高频干扰,有没有一些设计的基本思路？感谢答选择PCB板材必需在满足设计需求和可量产性与成本中间取得平衡点设计需求包含电气和机构这两部分通常在设计特别高速的PCB板子大于GHz的频率时这材质问题会比较重要例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用就电气而言，要留意介电常数dielectric constant和介质损在所设计的频率是否合用避开高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰Crosstalk可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunt traces在模拟信号旁边还要留意数字地对模拟地的噪声干扰9o众所周知PCB板包括很多层，但其中某些层的含义我还不是很清晰omechanical,keepoutlayer,topoverlay,bottomoverlay,toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldra wing,multilayer这些层不知道它们的准确含义希望您指教答在EDA软件的特地术语中，有很多不是有相同定义的以下就字面上可能的意义来说明Mechnical:一般多指板型机械加工尺寸标注层Keepoutlayer:定义不能走线、打穿孔via或摆零件的区域这几个限制可以独立分开定义Topoverlay:无法从字面得知其意义多供应些讯息来进一步探讨Bottomoverlay:无法从字面得知其意义可多供应些讯息来进一步探讨Toppaste:顶层须要露出铜皮上锡膏的部分Bottompaste:底层须要露出铜皮上锡膏的部分Topsolder:应指顶层阻焊层，避开在制造过程中或将来修理时可能不当心的短路Bottomsolder:应指底层阻焊层Drillguide:可能是不同孔径大小，对应的符号，个数的一个表Drilldrawing:指孔位图，各个不同的孔径会有一个对应的符号Multilayer:应当没有单独这一层，能指多层板，针对单面板和双面板而言10o一个系统往往分成若干个PCB,有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许很多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？答各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，肯定会有等量的电流从地层流回到A板子此为Kirchoff currentlaw这地层上的电流会找阻抗最小的地方流回去所以，o在各个不管是电源或信号相互连接的接口处，安排给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来限制电流的走法例如，在某处制造低阻抗，让大部分的电流从这个地方走，降低对其它较敏感信号的影响Ho1能否供应一些阅历数据、公式和方法来估算布线的阻抗2当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好3差分信号线中间可否加地线答
1.以下供应两个常被参考的特性阻抗公式a.微带线microstripZ={87/[sqrt Er+
1.41]}In[
5.98H/
0.8W+T]其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数dielectric constant此公式必需在
0.1W/H
2.0与1Er15的0状况才能应用b.带状线stripline Z=[60/sqrt Er]In{4H/[
0.67nT+
0.8W]}其中,H为两参考平面的距离,并且走线位于两参考平面的中间此公式必需在W/H
0.35与T/H
0.25的状况才能应用最好还是用仿真软件来计算比较精确
2.选择端接termination的方法有几项因素要考虑a.信号源source driver的架构和强度b.功率消耗power consumption的大小C.对时间延迟的影响，这是最重要考虑的一点所以，很难说哪一种端接方式是比较好的
3.差分信号中间一般是不能加地线因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合coupling所带来的好处，如flux cancellation,抗噪声noise immunity实力等若在中间加地线，便会破坏耦合效应12能介绍一些国外的目前关于高速PCB设计水平、加工实力、加工水平、加o工材质以与相关的技术书籍和资料吗？答现在高速数字电路的应用有通信网路和计算机等相关领域在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多计算机相关应用也因为芯片的进步，无论是一般的PC或服务器Server,板子上的最高工作频率也已经达到400MHz如Rambus以上因应这高速高密度走线需求，盲埋孔高lind/buried vias、mircrovias与build-up制程工艺的需求也慢慢越来越多这些设计需求都有厂商可大量生产以下供应几本不错的技术书籍
1.Howard W.Johnson,^High-Speed DigitalDesign-Handbook ofBlackMagic”;
2.Stephen H.Hall,“High-Speed DigitalSystem Design”;
3.Brian Yang,“Digital SignalIntegrity”;
13.有关柔性电路板的设计与加工我公司准备采纳柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题请问刚柔板设计是否须要专用设计软件与规范？另外国内何处可以承接该类电路板加工？answer:可以用一般设计PCB的软件来设计柔性电路板Flexible PrintedCircuit一样用Gerber格式给FPC厂商生产由于制造的工艺和一般PCB不0同，各个厂商会依据他们的制造实力会对最小线宽、最小线距、最小孔径via有其限制除此之外，可在柔性电路板的转折处铺些铜皮加以补强至于生产的厂商可上网“FPC”当关键词查询应当可以找到
14.PCB的布线调整我想请问一个问题:因觉机器布的不如意，调整起来反而费时我一般是用的手工布线,现在搞的PCB板多半要用引脚密度较大的贴片封装芯片，而且带总线的ABUS,DBUS,CBUS等，因工作频率较高,故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上我现感觉到花的时间较多的是调整这些密度大的信号线，一是调整线间的距离，使之尽可能的匀称因为在布线的过程中，一般的都时时常的要改线每改一次都要重新匀称每•根已布好的线的间距越是布到最终，这种状况越是多二是调整线的宽度，使之在肯定宽度中尽可能的容下新增加的线一般一条线上有很多弯曲，一个弯就是一段,手工调整只能一段一段地调整，调整起来也费时间我想假如在布线的过程中，能按我的思路先粗粗地手工拉线，完了以后，软件能从这两个方面帮我自动地调整或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整甚至，到最终我觉的须要调整元件的封装，也就是说整片布线都须要调整，都让软件来干那样就要快多了.我用的是Protel98我知道这软件能做自动匀称调整元件封装的距离而不能自动调整线距和o线宽可能是其中的一些功能我还不会用,或是有其他什么方法,在此请教一下answer:线宽和线距是影响走线密度其中两个重要的因素一般在设计工作频率较高的板子时，布线之前须要先确定走线的特性阻抗在PCB迭层固定的状况下，特性阻抗会确定出符合的线宽而线距则和串扰Crosstalk大小有肯定的关系最小可以接受的线距确定于串扰对信号时间延迟与信号完整性的影响是否能接受这最小线距可由仿真软件做预仿真pre-simulation得到也就是说，在布线之前，须要的线宽与最小线距应当已经确定好了，并且不能随意更动，因为会影响特性阻抗和串扰这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距假如这线宽和最小线距已经设定好在布线软件，则布线调整的便利与否就看软件绕线引擎的实力强弱而定假如您对蔽公司Expedition有爱好试看看我们的绕线引擎，
15.关于高速数字PCB请问适当选择PCB与外壳接地的点的原则是什么？另外，一般PCBLAYOUT工程师总是依据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师，还是资深PCB工程师谁应当对板级系统的性能负主要责任感谢！answer:与外壳接地点选择的原则是利用chassis ground供应低阻抗的路径给回流电流returning current与限制此回流电流的路径例如，通常在高频器件或时钟产生器旁边可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就削减电磁辐射谁应当负责制定guideline可能每个公司有不同的状况而有不同支配Guideline的制定必需对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guidelineo所以，以我个人的观点，硬件系统工程师好像较适合这个角色当然，资深PCB工程师可以供应在实际实现时的阅历，使得这guideline可以实现的更好
16.电路板DEBUG应从那几个方面着手问请问板子设计好，生产出来，DEBUG应从那几个方面着手答就数字电路而言，首先先依序确定三件事情
1.确认全部电源值的大小均达到设计所需有些多重电源的系统可能会要求某些电源之间起来的依次与快慢有某种规范
2.确认全部时钟信号频率都工作正常且信号边缘上没有非单调non-monotonic的问题
3.确认reset信号是否达到规范要求这些都正常的话，芯片应当要发出第一个周期cycle的信号接下来依照系统运作原理与bus protocol来debugo
17.现在常用的电子PCB设计软件如何满足电路抗干扰的要求？问现在有哪些PCB设计软件,如何用PR0TEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求？答我没有运用Protel的阅历，以下仅就设计原理来探讨高频数字电路主要是考虑传输线效应对信号质量与时序timing的影响如特性阻抗的连续与匹配，端接方式的选择，拓朴topology方式的选择，走线的长度与间距，时钟或strobe信号skew的限制等假如器件已经固定，一般抗干扰的方式是拉大间距或加ground guardtraces
18.关于Ivds信号的布线问对于Ivds低压差分信号，原则上是布线等长、平行，但事实上较难实现，是否能供应一些阅历？答差分信号布线时要求等长且平行的缘由有下列几点
1.平行的目的是要确保差分阻抗的完整性平行间距不同的地方就等于是差分阻抗不连续
2.等长的目的是想要确保时序timing的精确与对称性因为差分信号的时序跟这两个信号交叉点或相对电压差值有关，假如不等长，则此交叉点不会出现在信号振幅swing amplitude的中间，也会造成相邻两个时间间隔timeinterval不对称，增加时序限制的难度
3.不等长也会增加共模common mode信号的成分，影响信号完整性signalintegrity19问在电路板尺寸固定的状况下，假如设计中须要容纳更多的功能，就往往须要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增加，同时走线过细也使阻抗无法降低，请专家介绍在高速0100MHz高密度PCB设计中的技巧？答在设计高速高密度PCB时，串扰crosstalk interference的确是要特殊留意的，因为它对时序timing与信号完整性signal integrity有很大的影响以下供应几个留意的地方
1.限制走线特性阻抗的连续与匹配
2.走线间距的大小一般常看到的间距为两倍线宽可以透过仿真来知道走线间距对时序与信号完整性的影响，找出可容忍的最小间距不同芯片信号的结果可能不同
3.选择适当的端接方式
4.避开上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大
5.利用盲埋孔blind/buried via来增加走线面积但是PCB板的制作成本会增加在实际执行时的确很难达到完全平行与等长，不过还是要尽量做到除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响
20.电源滤波的讲究问请问，模拟电源处的滤波常常是用LC电路但是，我发觉有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？答；LC与RC滤波效果的比较必需考虑所要滤掉的频带与电感值的选择是否恰当因为电感的感抗reactance大小与电感值和频率有关假如电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC但是，运用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要留意所选电阻能承受的功率电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应实力假如LC的输出端会有机会须要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声ripple noiseo pcblayout工程师的工作是须要很好的耐性的，而且更须要细心面试是你整个求职过程中最重要的阶段成败均确定于你面试时的表现每个人都能够学会怎么精彩地面试，而且绝大多数的错误都可以预期并且避开，下面这些将给你带来胜利的契机细心准备全部面试有可能须要的东西，比如文凭，身份证复印件，pcb设计简历，相片等等，绝不能在这点上让人感到你是一个不细致的人完整地填妥公司的表格-即使你已经有简历即使你带了简历来，很多公司都会要求你填一张表你情愿并且有始有终地填完这张表，会传达出你做事正规、做事善始善终的信息面试前先自己预演一下，尝试你会被问与的各种问题和答案，即使你不能猜出全部你可能被问的问题，但思索它们的过程会让你减轻惊慌而且在面试时心里有底用减轻惊慌的技巧来削减你的担心，深呼吸以使自己冷静下来公众人物有很多舒缓压力的方法会帮助你进行面试在面试接近时练习一下如何放松自己，譬如放慢语速，你越放松越会觉得舒适自然,也会流露出更多的自信留心你自己的身体语言，尽量显得精警、有活力、对主考人礼貌用眼神沟通，在不言之中，你会呈现出对对方的爱好PADS把你遇到的每一个人看成是面试中的重要人物，肯定要对每一个你接触的人都落落大方，不管他们是谁以与他们的职务是什么，每个人对你的看法对面试来说都可能是重要的清晰雇主的须要，表现出自己对公司的价值，呈现你适应环境的实力电容值则和所能容忍的纹波噪声规范值的大小有关纹波噪声值要求越小，电容值会较大而电容的ESR/ESL也会有影响另外，假如这LC是放在开关式电源switching regulationpower的输出端时，还要留意此LC所产生的极点零点pole/zero对负反馈限制negativefeedback control回路稳定度的影响
21.多个数/模地的接法问当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连这样，一块PCB板上的地将被分割成多块，而且如何相互连接也大成问题但有人采纳另外一种方法，即在确保数/模分开布局，且数/模信号走线相互不交叉的状况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教答将数/模地分开的缘由是因为数字电路在凹凸电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度与电流大小有关假如地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又特别接近，则即使数模信号不交叉，模拟的信号依旧会被地噪声干扰也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时运用另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径return currentpath会尽量沿着走线的下方旁边的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内
22.线路板设计与EMC!问线路板设计假如考虑EMC,必定提高不少成本请问如何尽可能的答道EMC要求，又不致带太大的成本压力感谢答PCB板上会因EMC而增加的成本通常是因增加地层数目以增加屏蔽效应与增加了ferrite beadchoke等抑制高频谐波器件的原因除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求以下仅就PCB板的设计技巧供应几个降低电路产生的电磁辐射效应
1、尽可能选用信号斜率slew rate较慢的器件，以降低信号所产生的高频成分
2、留意高频器件摆放的位置，不要太靠近对外的连接器
3、留意高速信号的阻抗匹配，走线层与其回流电流路径return currentpath,以削减高频的反射与辐射
4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声特殊留意电容的频率响应与温度的特性是否符合设计所［而匚二
5、对外的连接器旁边的地可与地层做适当分割，并将连接器的地就近接至Uchassis groundo
6、可适当运用ground guard/shunt traces在一些特殊高速的信号旁但要留意guard/shunt traces对走线特性阻抗的影响、电源层比地层内缩20H,H为电源层与地层之间的距离
723.GSM手机PCB设计问请问专家GSM手机PCB设计有什么要求和技巧？答手机PCB设计上的挑战在于两个地方一是板面积小，二是有RF的电路因为可用的板面积有限，而又有数个不同特性的电路区域，如RF电路、电源电路、话音模拟电路、一般的数字电路等，它们都各有不同的设计需求
1、首先必需将RF与非RF的电路在板子上做适当的区隔因为RF的电源、地、与阻抗设计规范较严格
2、因为板面积小，可能须要用盲埋孔blind/buried via以增加走线面积
3、留意话音模拟电路的走线，不要被其它数字电路，RF电路等产生串扰现象除了拉大走线间距外，也可运用ground guardtrace抑制串扰
4、适当做地层的分割，尤其模拟电路的地要特殊留意，不要被其它电路的地噪声干扰
5、留意各电路区域信号的回流电流路径return currentpath,避开增加串扰的可能性24pcb设计中须要留意哪些问题答PCB设计时所要留意的问题随着应用产品的不同而不同就象数字电路与仿真电路要留意的地方不尽相同那样以下仅概略的几个要留意的原则
1、PCB层叠的确定;包括电源层、地层、走线层的支配，各走线层的走线方向等这些都会影响信号品质，甚至电磁辐射问题
2、电源和地相关的走线与过孔via要尽量宽，尽量大
3、不同特性电路的区域配置良好的区域配置对走线的难易，甚至信号质量都有相当大的关系
4、要协作生产工厂的制造工艺来设定DRC DesignRule Check与与测试相关的设计如测试点其它与电气相关所要留意的问题就与电路特性有肯定的关系，例如，即便都是数字电路，是否留意走线的特性阻抗就要视该电路的速度与走线长短而定
25.有关高速PCB设计中的EMC、EMI问题问在高速PCB设计时我们运用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应当从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢我运用的是CADENCE公司的软件答一般EMI/EMC设计时须要同时考虑辐射radiated与传导conducted两个方面.前者归属于频率较高的部分30MHz后者则是较低频的部分«30MHz.所以不能只留意高频而忽视低频的部分.一个好的EMI/EMC设计必需一起先布局时就要考虑到器件的位置，PCB迭层的支配，重要联机的走法，器件的选择等，假如这些没有事前有较佳的支配，事后解决则会事倍功半，增加成本.例如时钟产生器的位置尽量不要靠近对外的连接器，高速信号尽量走内层并留意特性阻抗匹配与参考层的连续以削减反射，器件所推的信号之斜率slew rate尽量小以减低高频成分，选择去耦合decoupling/bypass电容时留意其频率响应是否符合需求以降低电源层噪声.另外，留意高频信号电流之回流路径使其回路面积尽量小也就是回路阻抗loopimpedance尽量小以削减辐射.还可以用分割地层的方式以限制高频噪声的范围.最终，适当的选择PCB与外壳的接地点chassis ground
026.关于PCB设计中的阻抗匹配问题问在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题另外关于IBIS模型，不知在那里能供应比较精确的IBIS模型库我们从网上下载的库大多数都不太精确，很影响仿真的参考性答在设计高速PCB电路时，阻抗匹配是设计的要素之一而阻抗值跟走线方式有肯定的关系，例如是走在表面层microstrip或内层stripline/doublestripline,与参考层电源层或地层的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值也就是说要在布线后才能确定阻抗值一般仿真软件会因线路模型或所运用的数学算法的限制而无法考虑到一些阻抗不连续的布线状况，这时候在原理图上只能预留一些terminators（端接），如串联电阻等，来缓和走线阻抗不连续的效应真正根本解决问题的方法还是布线时尽量留意避开阻抗不连续的发生IBIS模型的精确性干脆影响到仿真的结果基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得（亦可采纳测量，但限制较多），而SPICE的资料与芯片制造有肯定的关系，所以同样一个器件不同芯片厂商供应，其SPICE的资料是不同的,进而转换后的IBIS模型内之资料也会随之而异也就是说，假如用了A厂商的器件，只有他们有实力供应他们器件精确模型资料，因为没有其它人会比他们更清晰他们的器件是由何种工艺做出来的假如厂商所供应的IBIS不精确，只能不断要求该厂商改进才是根本解决之道
27.PCB设计工具比较问请问就你个人观点而言针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前PCB设计哪一种EDA工具有较好的性能价格比（含仿真）？可否分别说明答限于本人应用的了解，无法深化地比较EDA工具的性能价格比，选择软件要依据所应用范畴来讲，我主见的原则是够用就好常规的电路设计，INNOVEDA的PADS就特别不错，且有协作用的仿真软件，而这类设计往往占据了70%的应用场合在做高速电路设计，模拟和数字混合电路，采纳Cadence的解决方案应当属于性能价格比较好的软件，当然Mentor的性能还是特别不错的，特殊是它的设计流程管理方面应当是最为优秀的以上观点纯属个人观点！
28.关于数/模分开布局与智能布局问当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采纳数/模分开布局，通过物理隔离、滤波等方式削减电磁干扰，但是这样对于小型化、高集成以与减小结构加工成原来说当然不利，而且效果仍旧不肯定满足，因为不管是数字接地还是模拟接地点，最终都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们特别头痛的问题，想请教专家这方面的措施答既有RF小信号，又有高速时钟信号的状况较为困难，干扰的缘由须要做细致的分析，并相应的尝试用不同的方法来解决要依据详细的应用来看，可以尝试一下以下的方法29存在RF小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采纳开关电源，可以选用线性电源30选择RF小信号，高速时钟信号其中的一种信号，连接采纳屏蔽电缆的方式，应当可以31将数字的接地点与电源的地相连（要求电源的隔离度较好），模拟接地点接到机壳地上3尝试采纳滤波的方式去除干扰
1、如何处理实际布线中的一些理论冲突的问题问在实际布线中，很多理论是相互冲突的；例如lo处理多个模/数地的接法理论上是应当相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者肯定的隔离会导致小信号模拟地走线过长，很难实现理论的接法我的做法是将模/数功能模块的地分割成一个完整的孤岛,该功能模块的模/数地都连接在这一个孤岛上再通过沟道让孤岛和“大”地连接不知这种做法是否正确？2理论上晶振与CPU的连线应当尽量短，由于结构布局的缘由，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？答
1.基本上，将模/数地分割隔离是对的要留意的是信号走线尽量不要跨过有分割的地方moat,还有不要让电源和信号的回流电流路径returning currentpath变太大
2.晶振是模拟的正反馈振荡电路，要有稳定的振荡信号，必需满足loop gain与phase的规范，而这模拟信号的振荡规范很简单受到干扰，即使加ground guardtraces可能也无法完全隔离干扰而且离的太远，地平面上的噪声也会影响正反馈振荡电路所以，肯定要将晶振和芯片的距离进可能靠近
3.的确高速布线与EMI的要求有很多冲突但基本原则是因EMI所加的电阻电容或ferrite bead,不能造成信号的一些电气特性不符合规范所以，最好先用支配走线和PCB叠层的技巧来解决或削减EMI的问题，如高速信号走内层最终才用电阻电容或ferrite bead的方式，以降低对信号的损害2在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于0只有一个输出端的时钟信号线，如何实现差分布线？答信号完整性基本上是阻抗匹配的问题而影响阻抗匹配的因素有信号源的架构和输出阻抗output impedance,走线的特性阻抗，负载端的特性，走线的拓朴topology架构等解决的方式是靠端接termination与调整走线的拓朴差分对的布线有两点要留意，一是两条线的长度要尽量一样长，另一是两线的间距此间距由差分阻抗确定要始终保持不变，也就是要保持平行平行的方式有两种，一为两条线走在同一走线层side-by-side,一为两条线走在上下相邻两层over-under一般以前者side-by-side实现的方式较多要用差分布线肯定是信号源和接收端也都是差分信号才有意义所以对只有一个输出端的时钟信号是无法运用差分布线的3关于高速差分信号布线0问在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的状况下,由于两线的相互耦合，会带来很多好处但是有观点认为这样会增大信号紧记每次面试的目的都是获聘你必需突出地表现出自己的性格和专业实力以获得聘请面试尾声时，要确保你知道下一步怎么办，和雇主什么时候会做决断要确保你有适当的技能，知道你的优势你怎么用自己的学历、阅历、受过的培训和薪酬和别人比较谈些你知道怎么做得特别精彩的事情，那是你找下一份工作的关键要让人产生好感，富于热忱人们都喜爱聘请简单相处且为公司骄傲的人要正规稳重，也要表现你的精力和爱好用你所学的Allegro学问说明你的专长和爱好对雇主最有利的事情之一就是你酷爱自己的业务，面试之前要知道你最喜爱的工作是什么，它会给雇主带来什么利益将你的特长转换成有关工作业绩和效益以与雇主须要的用语假如你对自己和工作有关的特长深信不疑的话，重点强调你能够给对方带来的好处，在任何可能的状况下，举出关于对方须要的例子将你全部的优势推销出去，营销自己特别重要，包括你的技术资格，一般实力和性格优点，雇主只在乎两点你的资格凭证、你的个人性格谈一下你性格中的主动方面并结合例子告知对方你在详细工作中会怎么做展示你勤奋工作追求团体目标的实力，大多数主考人都希望找一位有创建力、性格良好，能够融入到团体之中的人你要必需通过强调自己给对方带来的好处来劝服对方你两者皆优知道怎么回答麻烦的问题，大部分的主要问题事前都可以预料到但是，总会有些让你尴尬的问题以视察你在压力下的表现应付这类问题的最好状况就是有备而战，冷静地整理好思路并尽量从容回答，甚至有时候的衰减，影响传输距离是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好我的信号1GHz以上，阻抗为50欧姆在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？答会使高频信号能量衰减的缘由一是导体本身的电阻特性conductor loss,包括集肤效应skin effect,另一是介电物质的dielectric losso这两种因子在电磁理论分析传输线效应transmission lineeffect时，可看出他们对信号衰减的影响程度差分线的耦合是会影响各自的特性阻抗，变的较小，依据分压原理voltage divider这会使信号源送到线上的电压小一点至于，因耦合而使信号衰减的理论分析我并没有看过，所以我无法评论对差分对的布线方式应当要适当的靠近且平行所谓适当的靠近是因为这间距会影响到差分阻抗differential impedance的值，此值是设计差分对的重要参数须要平行也是因为要保持差分阻抗的一样性若两线忽远忽近，差分阻抗就会不一样，就会影响信号完整性signal integrity与时间延迟timing delay差分阻抗的计算是2ZU-Z12,其中，Z11是走线本o身的特性阻抗，Z12是两条差分线间因为耦合而产生的阻抗，与线距有关所以，要设计差分阻抗为100欧姆时，走线本身的特性阻抗肯定要稍大于50欧姆至于要大多少，可用仿真软件算出来4问要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的看法和建议！答除了地要分开隔离外，也要留意模拟电路部分的电源，假如跟数字电路共享电源，最好要加滤波线路另外，数字信号和模拟信号不要有交织，尤其不要跨过分割地的地方moat5o关于高速PCB设计中信号层空白区域敷铜接地问题问在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？答般在空白区域的敷铜绝大部分状况是接地只是在高速信号线旁敷铜时要留意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗也要留意不要影响到它层的特性阻抗，例如在dual stripline的结构时6高速信号线的匹配问题0问在高速板如p4的主板layour,为什么要求高速信号线如cpu数据,地址信号线要匹配？假如不匹配会带来什么隐患？其匹配的长度范围既信号线的时滞差是由什么因素确定的，怎样计算？答要求走线特性阻抗匹配的主要缘由是要避开高速传输线效应transmissionline effect所引起的反射reflection影响到信号完整性signal integrity和延迟时间flight time也就是说假如不匹配,0则信号会被反射影响其质量全部走线的长度范围都是依据时序timing的要求所订出来的影响信号延迟时间的因素很多，走线长度只是其一P4要求某些信号线长度要在某个范围就是依据该信号所用的传输模式common clock或sourcesynchronous下算得的timing margin,安排——部份给走线长度的允许误差至于，上述两种模式时序的计算，限于时间与篇幅不便利在此详述，请到下列网址〃developer,intel/design/Pentium4/guides下载“Intel Pentium4Processor inthe423-pinPackage/Intel850Chipset PlatformDesign Guide其中“Methodologyfor DeterminingTopology andRouting Guidelinev章节内有详述7o问在高密度印制板上通过软件自动产生测试点一般状况下能满足大批量生产的测试要求吗添加测试点会不会影响高速信号的质量？答一般软件自动产生测试点是否满足测试需求必需看对加测试点的规范是否符合测试机具的要求另外，假如走线太密且加测试点的规范比较严,则有可能没方法自动对每段线都加上测试点，当然，须要手动补齐所要测试的地方至于会不会影响信号质量就要看加测试点的方式和信号究竟多快而定基本上外加的测试点不用线上既有的穿孔via orDIP pin当测试点可能加在线上或是从线上拉一小段线出来前者相当于是加上一个很小的电容在线上，后者则是多了一段分支这两个状况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘改变率edge rate有关影响大小可透过仿真得知原则上测试点越小越好当然还要满足测试机具的要求分支越短越好8o如何选择PCB板材如何避开高速数据传输对四周模拟小信号的高频干扰,有没有一些设计的基本思路？感谢答:选择PCB板材必需在满足设计需求和可量产性与成本中间取得平衡点设计需求包含电气和机构这两部分通常在设计特别高速的PCB板子大于GHz的频率时这材质问题会比较重要例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用就电气而言，要留意介电常数dielectric constant和介质损在所设计的频率是否合用避开高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰Crosstalk可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunt traces在模拟信号旁边还要留意数字地对模拟地的噪声干扰9众所周知PCB板包括很多层，但其中某些层的含义我还不是很清晰mechanical,0keepoutlayer,topoverlay,bottomoverlay,toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer这些层不知道它们的准确含义希望您指教答在EDA软件的特地术语中，有很多不是有相同定义的以下就字面上可能的意义来说明Mechnical:一般多指板型机械加工尺寸标注层Keepoutlayer:定义不能走线、打穿孔via或摆零件的区域这几个限制可以独立分开定义Topoverlay:无法从字面得知其意义多供应些讯息来进一步探讨Bottomoverlay:无法从字面得知其意义可多供应些讯息来进一步探讨Toppaste:顶层须要露出铜皮上锡膏的部分Bottompaste:底层须要露出铜皮上锡膏的部分Topsolder:应指顶层阻焊层，避开在制造过程中或将来修理时可能不当心的短路Bottomsolder:应指底层阻焊层Drillguide:可能是不同孔径大小，对应的符号，个数的一个表Dr illdrawing:指孔位图，各个不同的孔径会有一个对应的符号Multilayer:应当没有单独这一层，能指多层板，针对单面板和双面板而言10o一个系统往往分成若干个PCB,有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许很多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？答各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，肯定会有等量的电流从地层流回到A板子此为Kirchoff currentlaw这地层上的电流会找阻抗最小的地方流回去所以，o在各个不管是电源或信号相互连接的接口处，安排给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来限制电流的走法例如，在某处制造低阻抗，让大部分的电流从这个地方走，降低对其它较敏感信号的影响llo1能否供应一些阅历数据、公式和方法来估算布线的阻抗2当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好3差分信号线中间可否加地线答
1.以下供应两个常被参考的特性阻抗公式a.微带线microstripZ={87/[sqrt Er+
1.41]}In[
5.98H/
0.8W+T]其中，W为线宽,T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数dielectricconstant此公式必需在
0.1W/H
2.0与Er15的状况才能应用0b.带状线stripline Z=[60/sqrt Er]In{4H/[
0.67n T+
0.8W]}其中，H为两参考平面的距离，并且走线位于两参考平面的中间此公式必需在W/H
0.35与T/H
0.25的状况才能应用最好还是用仿真软件来计算比较精确
2.选择端接termination的方法有几项因素要考虑a.信号源source driver的架构和强度b.功率消耗power consumption的大小c.对时间延迟的影响，这是最重要考虑的一点所以，很难说哪一种端接方式是比较好的
3.差分信号中间一般是不能加地线因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合coupling所带来的好处，如flux cancellation,抗噪声noise immunity实力等若在中间加地线，便会破坏耦合效应12能介绍一些国外的目前关于高速PCB设计水平、加工实力、加工水平、加工材o质以与相关的技术书籍和资料吗？答现在高速数字电路的应用有通信网路和计算机等相关领域在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多计算机相关应用也因为芯片的进步，无论是一般的PC或服务器Server,板子上的最高工作频率也已经达到400MHz如Rambus以上因应这高速高密度走线需求，盲埋孔blind/buried viasmircrovias与build-up制程工艺的需求也慢慢越来越多这些设计需求都有厂商可大量生产以下供应几本不错的技术书籍
1.Howard W.Johnson,“High-Speed DigitalDesign-Handbook ofBlackMagic”；
2.Stephen H.Hall,“High-Speed DigitalSystem Design”；
3.Brian Yang,“Digital SignalIntegrityv；
13.有关柔性电路板的设计与加工我公司准备采纳柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题请问刚柔板设计是否须要专用设计软件与规范？另外国内何处可以承接该类电路板加工？answer:可以用一般设计PCB的软件来设计柔性电路板Flexible PrintedCircuit一样用Gerber格式给FPC厂商生产由于制造的工艺和一般PCB不0同，各个厂商会依据他们的制造实力会对最小线宽、最小线距、最小孔径via有其限制除此之外，可在柔性电路板的转折处铺些铜皮加以补强至于生产的厂商可上网“FPC”当关键词查询应当可以找到
14.PCB的布线调整我想请问一个问题:因觉机器布的不如意,调整起来反而费时我一般是用的手工布线,现在搞的PCB板多半要用引脚密度较大的贴片封装芯片,而且带总线的ABUS,DBUS,CBUS等，因工作频率较高,故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上我现感觉到花的时间较多的是调整这些密度大的信号线，一是调整线间的距离，使之尽可能的匀称因为在布线的过程中，一般的都时时常的要改线每改一次都要重新匀称每•根已布好的线的间距越是布到最终，这种状况越是多二是调整线的宽度,使之在肯定宽度中尽可能的容下新增加的线一般一条线上有很多弯曲，一个弯就是一段,手工调整只能一段一段地调整,调整起来也费时间我想假如在布线的过程中，能按我的思路先粗粗地手工拉线,完了以后，软件能从这两个方面帮我自动地调整或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整甚至，到最终我觉的须要调整元件的封装，也就是说整片布线都须要调整，都让软件来干那样就要快多了.我用的是Protel98我知道这软件能做自动匀称调整元件封装的距离而不能自动调整线距和线宽可能是其中的一些功能我还不会用，或是有其他什么方法,在此请教一下answer:线宽和线距是影响走线密度其中两个重要的因素一般在设计工作频率较高的板子时，布线之前须要先确定走线的特性阻抗在PCB迭层固定的状况下，特性阻抗会确定出符合的线宽而线距则和串扰Crosstalk大小有肯定的关系最小可以接受的线距确定于串扰对信号时间延迟与信号完整性的影响是否能接受这最小线距可由仿真软件做预仿真pre-simulation得到也就是说，在布线之前，须要的线宽与最小线距应当已经确定好了，并且不能随意更动，因为会影响特性阻抗和串扰这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距假如这线宽和最小线距已经设定好在布线软件，则布线调整的便利与否就看软件绕线引擎的实力强弱而定假如您对蔽公司Expedition有爱好试看看我们的绕线引擎，
15.关于高速数字PCB请问适当选择PCB与外壳接地的点的原则是什么？另外，一般PCB LAYOUT工程师总是依据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师，还是资深PCB工程师？谁应当对板级系统的性能负主要责任感谢！answer:与外壳接地点选择的原则是利用chassis ground供应低阻抗的路径给回流电流returning current与限制此回流电流的路径例如，通常在高频器件或时钟产生器旁边可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就削减电磁辐射谁应当负责制定guideline可能每个公司有不同的状况而有不同支配Guideline的制定必需对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline所以，以我个人的观点,硬件系统工程师好像较适合这个角色当然，资深PCB工程师可以供应在实际实现时的阅历，使得这guideline可以实现的更好
16.电路板DEBUG应从那几个方面着手问请问板子设计好，生产出来，DEBUG应从那几个方面着手答就数字电路而言，首先先依序确定三件事情
1.确认全部电源值的大小均达到设计所需有些多重电源的系统可能会要求某些电源之间起来的依次与快慢有某种规范
2.确认全部时钟信号频率都工作正常且信号边缘上没有非单调non-monotonic的问题
3.确认reset信号是否达到规范要求可以采纳不干脆回答而是间接回答的策略不要胆怯承认错误，雇主希望知道你犯过什么错误以与你有哪些不足不要胆怯承认错误，但要坚持主动地强调你的特长，以与你如何将自己的不足变成优势用完整的句子和实质性的内容回答问题紧记你的主考人都想推断出你能为公司带来什么实质性的东西，不要只用“是的”“不是”来回答问题清晰自己的交际用语，对大部分的雇主而言，交际的语言技巧特别有价值，是受过良好教养和有竞争力的标记清晰你自己是如何交际的，并且协作其他人一起联系你从最好方向努力去呈现自己这些都正常的话，芯片应当要发出第一个周期cycle的信号接下来依照系统运作原理与bus protocol来debugo
17.现在常用的电子PCB设计软件如何满足电路抗干扰的要求？问现在有哪些PCB设计软件,如何用PR0TEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求？答我没有运用Protel的阅历，以下仅就设计原理来探讨高频数字电路主要是考虑传输线效应对信号质量与时序timing的影响如特性阻抗的连续与匹配，端接方式的选择，拓朴topology方式的选择,走线的长度与间距，时钟或strobe信号skew的限制等假如器件已经固定，一般抗干扰的方式是拉大间距或加ground guardtraces
18.关于Ivds信号的布线问对于Ivds低压差分信号，原则上是布线等长、平行，但事实上较难实现，是否能供应一些阅历？答差分信号布线时要求等长且平行的缘由有下列几点
1.平行的目的是要确保差分阻抗的完整性平行间距不同的地方就等于是差分阻抗不连续
2.等长的目的是想要确保时序timing的精确与对称性因为差分信号的时序跟这两个信号交叉点或相对电压差值有关，假如不等长，则此交叉点不会出现在信号振幅swing amplitude的中间，也会造成相邻两个时间间隔time interval不对称，增加时序限制的难度
3.不等长也会增加共模common mode信号的成分，影响信号完整性signalintegrity19问在电路板尺寸固定的状况下，假如设计中须要容纳更多的功能,就往往须要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增加，同时走线过细也使阻抗无法降低，请专家介绍在高速100MHz高密度PCB设计中的技巧？答在设计高速高密度PCB时，串扰crosstalk interference的确是要特殊留意的，因为它对时序timing与信号完整性signal integrity有很大的影响以下供应几个留意的地方
1.限制走线特性阻抗的连续与匹配
2.走线间距的大小一般常看到的间距为两倍线宽可以透过仿真来知道走线间距对时序与信号完整性的影响，找出可容忍的最小间距不同芯片信号的结果可能不同
3.选择适当的端接方式
4.避开上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起,因为这种串扰比同层相邻走线的情形还大
5.利用盲埋孔blind/buried via来增加走线面积但是PCB板的制作成本会增加在实际执行时的确很难达到完全平行与等长，不过还是要尽量做到除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响
20.电源滤波的讲究问请问，模拟电源处的滤波常常是用LC电路但是，我发觉有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么答；LC与RC滤波效果的比较必需考虑所要滤掉的频带与电感值的选择是否恰当因为电感的感抗reactance大小与电感值和频率有关假如电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC但是,运用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要留意所选电阻能承受的功率电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应实力假如LC的输出端会有机会须要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声ripple noiseo电容值则和所能容忍的纹波噪声规范值的大小有关纹波噪声值要求越小，电容值会较大而电容的ESR/ESL也会有影响另外,假如这LC是放在开关式电源switching regulationpower的输出端时，还要留意此LC所产生的极点零点pole/zero对负反馈限制negative feedbackcontrol回路稳定度的影响
21.多个数/模地的接法问当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开,并分别在一点相连这样，一块PCB板上的地将被分割成多块，而且如何相互连接也大成问题但有人采纳另外一种方法，即在确保数/模分开布局，且数/模信号走线相互不交叉的状况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教答将数/模地分开的缘由是因为数字电路在凹凸电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度与电流大小有关假如地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又特别接近，则即使数模信号不交叉，模拟的信号依旧会被地噪声干扰也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时运用另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径return currentpath会尽量沿着走线的下方旁边的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内
22.线路板设计与EMC!问线路板设计假如考虑EMC,必定提高不少成本请问如何尽可能的答道EMC要求，又不致带太大的成本压力？感谢答PCB板上会因EMC而增加的成本通常是因增加地层数目以增加屏蔽效应与增加了ferrite bead、choke等抑制高频谐波器件的原因除此之外,通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求以下仅就PCB板的设计技巧供应几个降低电路产生的电磁辐射效应
1、尽可能选用信号斜率slew rate较慢的器件，以降低信号所产生的高频成分
2、留意高频器件摆放的位置，不要太靠近对外的连接器
3、留意高速信号的阻抗匹配，走线层与其回流电流路径return currentpath,以削减高频的反射与辐射
4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声特殊留意电容的频率响应与温度的特性是否符合设计所需
5、对外的连接器旁边的地可与地层做适当分割，并将连接器的地就近接至chassisgroundo
6、可适当运用ground guard/shunt traces在一些特殊高速的信号旁但要留意guard/shunt traces对走线特性阻抗的影响
7、电源层比地层内缩20H,H为电源层与地层之间的距离
23.GSM手机PCB设计问请问专家GSM手机PCB设计有什么要求和技巧答手机PCB设计上的挑战在于两个地方一是板面积小，二是有RF的电路因为可用的板面积有限，而又有数个不同特性的电路区域，如RF电路、电源电路、话音模拟电路、一般的数字电路等，它们都各有不同的设计需求
1、首先必需将RF与非RF的电路在板子上做适当的区隔因为RF的电源、地、与阻抗设计规范较严格
2、因为板面积小，可能须要用盲埋孔blind/buried via以增加走线面积
3、留意话音模拟电路的走线，不要被其它数字电路，RF电路等产生串扰现象除了拉大走线间距外，也可运用ground guardtrace抑制串扰
4、适当做地层的分割，尤其模拟电路的地要特殊留意，不要被其它电路的地噪声干扰
5、留意各电路区域信号的回流电流路径return currentpath,避开增加串扰的可能性24pcb设计中须要留意哪些问题？答PCB设计时所要留意的问题随着应用产品的不同而不同就象数字电路与仿真电路要留意的地方不尽相同那样以下仅概略的几个要留意的原则
1、PCB层叠的确定；包括电源层、地层、走线层的支配，各走线层的走线方向等这些都会影响信号品质，甚至电磁辐射问题
2、电源和地相关的走线与过孔via要尽量宽，尽量大
3、不同特性电路的区域配置良好的区域配置对走线的难易，甚至信号质量都有相当大的关系
4、要协作生产工厂的制造工艺来设定DRC DesignRule Check与与测试相关的设计如测试点其它与电气相关所要留意的问题就与电路特性有肯定的关系，例如，即便都是数字电路，是否留意走线的特性阻抗就要视该电路的速度与走线长短而定
25.有关高速PCB设计中的EMC、EM1问题问在高速PCB设计时我们运用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应当从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢我运用的是CADENCE公司的软件答:一般EMI/EMC设计时须要同时考虑辐射radiated与传导conducted两个方面.前者归属于频率较高的部分O30MHz后者则是较低频的部分«30MHz.所以不能只留意高频而忽视低频的部分.一个好的EMI/EMC设计必需一起先布局时就要考虑到器件的位置，PCB迭层的支配，重要联机的走法，器件的选择等，假如这些没有事前有较佳的支配，事后解决则会事倍功半，增加成本.例如时钟产生器的位置尽量不要靠近对外的连接器，高速信号尽量走内层并留意特性阻抗匹配与参考层的连续以削减反射，器件所推的信号之斜率slew rate尽量小以减低高频成分，选择去耦合decoupling/bypass电容时留意其频率响应是否符合需求以降低电源层噪声.另外，留意高频信号电流之回流路径使其回路面积尽量小也就是回路阻抗loop impedance尽量小以削减辐射.还可以用分割地层的方式以限制高频噪声的范围.最终，适当的选择PCB与外壳的接地点chassis groundo
26.关于PCB设计中的阻抗匹配问题问在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能供应比较精确的IBIS模型库我们从网上下载的库大多数都不太精确，很影响仿真的参考性答在设计高速PCB电路时，阻抗匹配是设计的要素之一而阻抗值跟走线方式有肯定的关系，例如是走在表面层microstrip或内层stripline/double stripline,与参考层电源层或地层的距离,走线宽度，PCB材质等均会影响走线的特性阻抗值也就是说要在布线后才能确定阻抗值一般仿真软件会因线路模型或所运用的数学算法的限制而无法考虑到一些阻抗不连续的布线状况，这时候在原理图上只能预留一些terminators端接，如串联电阻等，来缓和走线阻抗不连续的效应真正根本解决问题的方法还是布线时尽量留意避开阻抗不连续的发生IBIS模型的精确性干脆影响到仿真的结果基本上IBIS可看成是实际芯片I/Obuffer等效电路的电气特性资料，一般可由SPICE模型转换而得（亦可采纳测量，但限制较多），而SPICE的资料与芯片制造有肯定的关系,所以同样一个器件不同芯片厂商供应，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异也就是说，假如用了A厂商的器件，只有他们有实力供应他们器件精确模型资料，因为没有其它人会比他们更清晰他们的器件是由何种工艺做出来的假如厂商所供应的IBIS不精确，只能不断要求该厂商改进才是根本解决之道
27.PCB设计工具比较问请问就你个人观点而言针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前PCB设计哪一种EDA工具有较好的性能价格比（含仿真）？可否分别说明答限于本人应用的了解，无法深化地比较EDA工具的性能价格比，选择软件要依据所应用范畴来讲，我主见的原则是够用就好常规的电路设计，INNOVEDA的PADS就特别不错，且有协作用的仿真软件，而这类设计往往占据了70%的应用场合在做高速电路设计，模拟和数字混合电路，采纳Cadence的解决方案应当属于性能价格比较好的软件,当然Mentor的性能还是特别不错的，特殊是它的设计流程管理方面应当是最为优秀的以上观点纯属个人观点!
28.关于数/模分开布局与智能布局问当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采纳数/模分开布局，通过物理隔离、滤波等方式削减电磁干扰，但是这样对于小型化、高集成以与减小结构加工成原来说当然不利，而且效果仍旧不肯定满足，因为不管是数字接地还是模拟接地点，最终都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们特别头痛的问题，想请教专家这方面的措施答既有RF小信号，又有高速时钟信号的状况较为困难，干扰的缘由须要做细致的分析，并相应的尝试用不同的方法来解决要依据详细的应用来看，可以尝试一下以下的方法0存在RF小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采纳开关电源，可以选用线性电源1选择RF小信号，高速时钟信号其中的一种信号，连接采纳屏蔽电缆的方式，应当可以2将数字的接地点与电源的地相连（要求电源的隔离度较好），模拟接地点接到机壳地上3尝试采纳滤波的方式去除干扰
1、如何处理实际布线中的一些理论冲突的问题问在实际布线中，很多理论是相互冲突的;例如lo处理多个模/数地的接法理论上是应当相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者肯定的隔离会导致小信号模拟地走线过长，很难实现理论的接法我的做法是将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上再通过沟道让孤岛和“大”地连接不知这种做法是否正确2理论上晶振与CPU的连线应当尽量短，由于结构布局的缘由，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突,很是头痛，请问如何解决这些冲突？答
1.基本上，将模/数地分割隔离是对的要留意的是信号走线尽量不要跨过有分割的地方moat,还有不要让电源和信号的回流电流路径returningcurrent path变太大
2.晶振是模拟的正反馈振荡电路，要有稳定的振荡信号，必需满足loop gain与phase的规范，而这模拟信号的振荡规范很简单受到干扰，即使加ground guardtraces可能也无法完全隔离干扰而且离的太远，地平面上的噪声也会影响正反馈振荡电路所以，肯定要将晶振和芯片的距离进可能靠近
3.的确高速布线与EMI的要求有很多冲突但基本原则是因EMI所加的电阻电容或ferrite bead,不能造成信号的一些电气特性不符合规范所以，最好先用支配走线和PCB叠层的技巧来解决或削减EMI的问题，如高速信号走内层最终才用电阻电容或ferrite bead的方式，以降低对信号的损害2o在高速设计中，如何解决信号的完整性问题差分布线方式是如何实现的对于只有一个输出端的时钟信号线，如何实现差分布线？答信号完整性基本上是阻抗匹配的问题而影响阻抗匹配的因素有信号源的架构和输出阻抗output impedance,走线的特性阻抗，负载端的特性，走线的拓朴topology架构等解决的方式是靠端接termination与调整走线的拓朴差分对的布线有两点要留意，一是两条线的长度要尽量一样长，另一是两线的间距此间距由差分阻抗确定要始终保持不变，也就是要保持平行平行的方式有两种，一为两条线走在同一走线层side-by-side,一为两条线走在上下相邻两层over-under一般以前者side-by-side实现的方式较多要用差分布线肯定o是信号源和接收端也都是差分信号才有意义所以对只有一个输出端的时钟信号是无法运用差分布线的3o关于高速差分信号布线问在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的状况下，由于两线的相互耦合，会带来很多好处但是有观点认为这样会增大信号的衰减，影响传输距离是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好我的信号1GHz以上，阻抗为50欧姆在用软件计算时，差分线对也是以50欧姆来计算吗还是以100欧姆来算接收端差分线对之间可否加一匹配电阻？答会使高频信号能量衰减的缘由一是导体本身的电阻特性conductorloss,包括集肤效应skin effect,另一是介电物质的dielectric loss这两种因子在电磁理论分析传输线效应transmission lineeffect时，可看出他们对信号衰减的影响程度差分线的耦合是会影响各自的特性阻抗，变的较小，依据分压原理voltage divider这会使信号源送到线上的电压小一点至于，因耦合而使信号衰减的理论分析我并没有看过，所以我无法评论对差分对的布线方式应当要适当的靠近且平行所谓适当的靠近是因为这间距会影响到差分阻抗differential impedance的值，此值是设计差分对的重要参数须要平行也是因为要保持差分阻抗的一样性若两线忽远忽近，差分阻抗就会不一样，就会影响信号完整性signal integrity与时间延迟timing delay差分阻抗的计算是o2211-Z12,其中，Z11是走线本身的特性阻抗，Z12是两条差分线间因为耦合而产生的阻抗，与线距有关所以，要设计差分阻抗为100欧姆时，走线本身的特性阻抗肯定要稍大于50欧姆至于要大多少，可用仿真软件算出来4o问要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的看法和建议！答除了地要分开隔离外，也要留意模拟电路部分的电源，假如跟数字电路共享电源，最好要加滤波线路另外，数字信号和模拟信号不要有交织，尤其不要跨过分割地的地方moat o5o关于高速PCB设计中信号层空白区域敷铜接地问题问在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？答般在空白区域的敷铜绝大部分状况是接地只是在高速信号线旁敷铜时要留意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗也要留意不要影响到它层的特性阻抗，例如在dual stripline的结构时6o高速信号线的匹配问题问在高速板如p4的主板layour,为什么要求高速信号线如cpu数据，地址信号线要匹配？假如不匹配会带来什么隐患？其匹配的长度范围既信号线的时滞差是由什么因素确定的，怎样计算？答要求走线特性阻抗匹配的主要缘由是要避开高速传输线效应transmission lineeffect所引起的反射reflection影响到信号完整性signal integrity和延迟时间flight time也就是说假如不匹配,则信号0会被反射影响其质量全部走线的长度范围都是依据时序timing的要求所订出来的影响信号延迟时间的因素很多，走线长度只是其一P4要求某些信号线长度要在某个范围就是依据该信号所用的传输模式commonclock或source synchronous下算得的timing margin,安排——部份给走线长度的允许误差至于，上述两种模式时序的计算，限于时间与篇幅不便利在此详述，请到下列网址://developer,intel/design/Pentium4/guides下载“Intel Pentium4Processor inthe423-pinPackage/Intel850Chipset PlatformDesign Guide其中“Methodologyfor DeterminingTopology andRouting Guideline,,章节内有详述7o问在高密度印制板上通过软件自动产生测试点一般状况下能满足大批量生产的测试要求吗添加测试点会不会影响高速信号的质量？答一般软件自动产生测试点是否满足测试需求必需看对加测试点的规范是否符合测试机具的要求另外，假如走线太密且加测试点的规范比较严，则有可能没方法自动对每段线都加上测试点，当然，须要手动补齐所要测试的地方至于会不会影响信号质量就要看加测试点的方式和信号究竟多快而定基本上外加的测试点不用线上既有的穿孔via orDIP pin当测试点可能加在线上或是从线上拉一小段线出来前者相当于是加上一个很小的电容在线上，后者则是多了一段分支这两个状况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘改变。
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