第5章 时序逻辑电路

课时章节或课题第五章时序逻辑电路名称时序电路的基本分析与设计方法；计数器、寄存器、锁存器、顺序脉冲信号发生器的电教学内容路结构及其应用

①掌握时序逻辑电路的特点；

②熟练掌握时序逻辑电路的分析与设计方法；教学目标

③掌握同步和异步的二一十进制计数器的构成方法和工作原理；

④熟练掌握中规模集成芯片，运用“反馈归零法”、“反馈置数法”、“反馈置最小数法”和“级联法”等四种方法构成“N进制计数器二时序逻辑电路的分析与设计方法；运用“反馈归零法”、“反馈置数法”、“反馈置最教学要点及难点小数法”和“级联法”等四种方法构成“N进制计数器二复习要点或题目本章与是学习时序逻辑电路的关键一章，第四章的基础，本章是深化教学方法与教学学习本章时注意结合组合逻辑电路的方法去学习，与组合逻辑电路进行对比，找出异手段说明同点由时序逻辑电路的分析例题反推出时序逻辑电路的设计方法，并进行总结

5.1时序逻辑电路的分析和设计方法2学时

5.2同步计数器2学时教学时间安排

5.3异步计数器2学时

5.4寄存器2学时习题及讨论2学时作业布置（预习、思考题、练习、P182〜P

1835.3,

5.4,

5.6,

5.7,

5.11参考资料等）74LS175的功能RD是异步清零控制端DO〜D3是并行数据输入端，CP为时钟脉冲端Q0〜Q3是并行数据输出端

二、移位寄存器移位寄存器一一不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位

1.单向移位寄存器1右移寄存器D触发器组成的4位右移寄存器右移寄存器的结构特点左边触发器的输出端接右邻触发器的输入端设移位寄存器的初始状态为0000,串行输入数码DI=U01,从高位到低位依次输入其状态表如下:右移寄存器的时序图:在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中这种输入方式称为串行输入方式由于右移寄存器移位的方向为DI-Q0-Q1-Q2-Q3,即由低位向高位移，所以又称为上移寄存器左移寄存器:左移寄存器的结构特点右边触发器的输出端接左邻触发器的输入端

2.双向移位寄存器将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器其中，DSR为右移串行输入端，DSL为左移串行输入端

3、集成移位寄存器7419474194为四位双向移位寄存器DSL和DSR分别是左移和右移串行输入DO、DI、D2和D3是并行输入端Q和Q3分别是左移和右移时的串行输出端，QO、QI、Q2和Q3为并行输出端74194的功能表:

三、锁存器需要将若干个D触发器的钟控端CP连接起来，用一个公共的信号控制端来控制，各个数据D1D2-Dn端仍然是各自独立地接收数据用这种形式构成的一次能传送或储存多位数据的电路称为锁存器而寄存器则是由若干个维持一阻塞D触发器所组成的逻辑构件集成锁存器的型号有很多，其中绝大逑型号号D触发器其字长（位数）有4位、8位、10位等锁存器的输出有单端输出Q,反相输出0与Q、0互补输出的三种形式按照逻辑功能来划分，整个数字电路可以分成组合逻辑电路和时序逻辑电路两大类，而组合逻辑电路又是时序逻辑电路中的组成部分

1、时序逻辑电路的特点及描述方法时序逻辑电路通常包括组合逻辑电路和记忆电路两部分，记忆电路是必不可少的，电路的输出不仅与当前的输入有关，而且与过去的输入有关，有记忆能力描述时序逻辑电路功能的方法有六种逻辑图、逻辑表达式、状态表、卡诺图、状态图和时序波形图它们在本质上是相通的，可以相互转换

2、时序逻辑电路的分析方法时序逻辑电路分析的关键是求出状态方程，将激励函数代入特性方程，即可得状态方程由状态方程和输出函数可得出状态表、状态图和时序波形图，并从中推断其逻辑功能中规模器件构成的时序逻辑电路，其分析的关键是掌握中规模逻辑器件的逻辑功能表

3、常用的时序逻辑电路寄存器、移位寄存器、计数器、锁存器、序列信号发生器、三态逻辑与微机总线接口等是非常典型、应用广泛的时序电路

4、同步时序逻辑电路的设计方法首先，由给定的任务画出原始状态图，进行状态化简，得到状态编码，求出最简状态表接着，由状态表画出卡诺图，求出激励函数，最后画出逻辑电路设计图中规模器件设计时序逻辑电路，关键是熟练掌握中规模器件的逻辑功能表、封装图，巧妙地利用其“清零”端、“置数”端、“进位”端来实现特定的逻辑功能教学后记第章时序逻辑电路5时序逻辑电路的分析和设计方法

5.1

一、时序逻辑电路的结构及特点时序逻辑电路一一任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关时序电路的特点1含有具有记忆元件最常用的是触发器2具有反馈通道

二、时序逻辑电路的一般分析方法

1、分析时序逻辑电路的一般步骤

1.由逻辑图写出下列各逻辑方程式1各触发器的时钟方程2时序电路的输出方程3各触发器的驱动方程

2.将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程

3.根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图

4.根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能

三、时序逻辑电路的设计方法

1、时序逻辑电路的设计步骤所谓时序逻辑电路的设计，是根据要求实现的逻辑功能，求出满足此功能的最简单的时序逻辑电路的过程一般步骤如下1分析设计要求，建立原始状态图或原始状态转换表首先分析给定的逻辑问题，明确输入、输出变量，并且定义其对应的意义；再设定电路的状态数,将电路的状态按顺序编号，然后按照题意画出原始状态图或原始状态转换表2进行状态化简，求出最简状态图在原始状态图中，凡是输入相同输出也相同，要转换的次态也相同的状态，皆称为等价状态状态化简就是将多个等价状态合并，丢掉多余状态，从而得到最简状态3状态分配状态分配又叫做状态编码或状态赋值若最简状态图中状态数为N,则触发器的数目n应满足关系2〃N2〃T一般情况下，可以从各种不同分配方案中，选择最佳状态编码方案，可以使设计电路最简单4选定触发器的类型，求出时钟方程、输出方程、状态方程和驱动方程可供选择的触发器有JK触发器、D触发器根据简化状态图及状态编码，可作出电路次态和输出的卡诺图，并从卡诺图中分别求出电路状态方程和输出方程；再根据触发器类型，将状态方程转换为触发器特性方程的形式，便求得电路的驱动方程5画逻辑电路图根据求出的时钟方程、驱动方程、输出方程及选定触发器的类型，便可画出所要设计的逻辑电路图6检查设计的电路能否自启动把无效状态代入电路检查，在时钟脉冲作用下能够进入有效循环，则说明该电路有自启动能力如果无效状态形成了循环，则说明所设计的电路不能自启动，则应采取两种措施解决一种是修改逻辑设计电路，另一种是通过预置数的方法，将电路的初始状态值置成有效状态之一

2.时序逻辑电路设计举例例试设计一个同步六进制加法计数器解1依题意，可画出如图所示状态图Q3Q2Q1/C从图中看出状态图不包括二个无效状态110和111,可作任意项处理2选择触发器，求时钟方程、输出方程和状态方程

①选择触发器・・・N=62〃2N2〃T又JK触发器功能齐全，使用灵活，n=3即选用3个下降沿触发的边沿JK触发器

②求时钟方程采用同步方案CP=CP1=CP=CP

③求输出信号Y的最简表达式[见图

5.10a]

④求状态方程[见图

5.求b、c、d、e]由图

5.10所示各卡诺图得到在本例中把每一个触发器次态为1时所对应的现态的最小项加起来，使获得该位上次态的标准“与或”表示；把输出为1时所对应的现态加起来，使得到输出信号Y的标准“与或”表示式3求驱动方程对照JK触发器的特性方程形式变换得到约束项应去掉比较式和式得驱动方程:

（4）画逻辑电路图

（5）检查电路能否自启动将无效状态

111、110代入式（

5.12）进行计算得:

111、110均可进入有效状态，可见，所设计的时序逻辑电路能够自启动同步计数器

5.2

一、同步二进制计数器同步二进制计数器通常由JK触发器、D触发器和门电路组成，n位计数器就是由n个JK触发器实现，其连接规律见表各个触发器在输入CP脉冲的同一时刻触发，计数速度快，不会出现因触发器翻转时刻不一致而产生的干扰信号

二、同步非二进制计数器例分析图

5.22所示同步非二进制计数器的逻辑功能解

（1）时钟方程CP0=CP]=CP2=CP

（2）驱动方程

（3）将式

（2）中的驱动方程代入各触发器的特性方程得状态方程

（4）由

（3）中的状态方程式得到对应的状态转换表（表1）和状态转换图（图1）5结论从图

5.23中可以看出，计数器输出Q2Q1Q0共有000〜111八种状态，随着被计数时钟脉冲的增加,输出Q2Q1Q会进行五个有效循环状态，其余的

101、110和111三个状态称为无效状态此电路不论从哪一个状态开始工作，在CP脉冲作用下触发器的输出部分进入有效循环圈内，称此电路能自启动，故此电路称为具有自启动功能的同步五进制的加法计数器

三、集成同步计数器同步级联例用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16X16=256异步计数器

5.3

一、异步计数器分析异步计数器的重要特点是它的各位触发器并非同时翻转例异步五进制加法计数器原理图如图

5.32所示，试分析其工作原理解

（1）时钟方程CP=CP=CP CP^Qo（）2

（2）驱动方程

（3）将驱动方程代入特性方程得到状态方程（下降沿到来后有效）CP（下降沿到来后有效）QOn（下降沿到来后有效）CP

（4）进行状态计算，计算结果见表，所示状态转换表

（5）画状态转换图

二、异步二进制计数器的特点1电路组成简单，连接线少，电路一般由T型触发器J=K=1,组成级间连接方式，依触发器的触发沿而定，连接规律简单，这是异步计数器的优点2由于计数脉冲不是同时加到所有触发器的CP端，各触发器的翻转时间依秩延迟，因而工作速度底异步计数器在计数过程中存在过渡状态，容易出现因计数器先后翻转而产生干扰脉冲，造成计数错误，这是异步计数器的缺点

三、集成异步计数器集成异步计数芯片CC74HC90CC74HC90的引脚端排列图，逻辑功能示意图，结构框图，国际逻辑符号分别如图abc所示寄存器

5.4

一、数码寄存器数码寄存器一一存储二进制数码的时序电路组件集成数码寄存器74LS175。