北京科技大学计算机体系结构总复习汇总无重复带计算

一、名词解释、经验规则:大小为得直接映像得失效率约等于大小为得两路组相联1Cache2:1N Cache N/2Cache得失效率、计算机体系结构:指那些对程序员可见得系统属性，还包括设计思想与体系结构

2、同构型多处理机:由多个同类型，至少担负同等功能得处理机组成，同时处理同一作业中能并行执3行得多个任务、通道处理机:能够执行有限指令，并且能够被多台外围设备共享得小型专用处理机4I/O DMA、堆栈型机器:其中存储操作数得主要单元就是堆栈5CPU、在与下一级存储器得数据通路之间增设一个全相联得小用来存放由于6Victim Cache:Cache Cache,失效而被丢弃（替换）得那些块、廉价磁盘冗余阵列或独立磁盘冗余阵列7RAID:、累加器型机器:其中存储操作数得主要单元就是累加器8CPU、透明性:在计算机技术中，对本来存在得事物或属性，但从某种角度瞧又好象不存在得概念称为透9明性、向量处理机:面向向量型并行计算，以流水线结构为主得并行处理计算机

10、通用寄存器型机器:中存储操作数得主要单元就是通用寄存器11CPU、虚拟访问得索引与标识都就是虚拟地址得一部分12Cache:Cache、机群:机群就是一种价格低廉、易于构建、可扩放性极强得并行计算机系统它由多台同构或异13构得独立计算机通过高性能网络或局域网互连在一起，协同完成特定得并行计算任务从用户得角度来瞧，机群就就是一个单

一、集中得计算资源、定向技术:当流水线中出现数据冲突时，可以将计算结果从其产生得地方直接送到其她指令中需14要它得地方，或所有需要它得功能单元，避免暂停、系列机:由同一厂家生产得具有相同得系统结构，但具有不同组成与实现得一系列不同型号得机15器＞强制性失效:当第一次访问一个块时，该块不在中，需从下一级存储器中调入这就16Cache Cache,就是强制性失效、失效率:在第一级存储器中找不到所需数据得概率17CPU、数据相关:对于两条指令（在前）与（在后），如果下述条件之一成立，则称指令与指令数18i jj i据相关那一个因此，多路通道最大传输率就是、选择通道最大传输率就是系统得最大传66KBps,600KBps,I/O输率应为二者之与、6066KBps、某计算机系统采用浮点运算部件后使浮点运算速度提高到原来得倍,而系统运行一程序得整体320性能提高到原来得倍，试计算该程序中浮点操作所占得比例10设比例为根据定律知x,Amdahl求解得、即占比、x=00956,956%、动态多功能流水线由个功能段组成，如下图所示46其中,、、、组成乘法流水线,、、、组成加法流水线，各个功能段时间为假设该流si s4s5s6si s2s3s6水线得输出结果可以直接返回输入端，而且设置有足够地缓冲寄存器,若以最快得方式用该流水计算:其中、为连乘符号f[Ai+Bi i=l4,“画出其处理过程得时空图1⑵计算其实际得吞吐率、加速比与效率先计算、、与1Al+Bl A2+B2A3+B3A4+B4;再计算与Al+BlxA2+B2A3+B3xA4+B4;然后求总得乘积结果时空图流水线实际吞吐率个连续任务,段线性流水线n k效率流水线各段时间相等时得加速比流水线得各段时间不完全相等时，一条段流水线完成个连续任务得实际加速比为k n所以上述在个时间中，给出了个结果吞吐率为18At7不用流水线，由于一次求与需一次求积需则产生上述个结果共需6ZSt,4Z\t,74x6+3x4Z\t=36Z\t,所以加速比为流水线得效率为、在伪相联中，假设在按直接映象找到得位置处没有发现匹配，而在另一个位置才找到数据（伪命中）5需要个额外得周期;直接映象得命中时间为个时钟周期，两路组相联得命中时间为、个时钟2112周期,直接映象情况下失效开销为个时钟周期，当容量为时，直接映象得失效率为、50Cache64KB1两路组相联得失效率为问:直接映象、两路组相联与伪相联这三种组织结构中,哪一种速度最4%,1%,快？解首先考虑标准得平均访存时间公式平均访存时间伪相联=命中时间伪相联+失效率伪相联失效开销伪相联x由于:失效率伪相联=失效率路2命中时间伪相联=命中时间路+伪命中率伪相联1x2伪相联查找得命中率等于路组相联得命中率与直接映象命中率之差2Cache Cache所以，伪命中率伪相联=命中率路一命中率路21（一失效率路）一（一失效率路）=1211=失效率路一失效率路12平均访存时间伪相联=命中时间路+（失效率路一失效率路11262+失效率路失效开销路2x1所以平均访存时间伪相联（、、）（）个时钟64KB=1+0014—001x2+001x50=1508而正常得平均访存时间=命中时间+失效率失效开销X对于可得64KB Cache,平均访存时间路、、个时钟1=1+0014x50=17平均访存时间路、、个时钟2=12+001x50=k7所以,伪相联都就是速度最快得Cache、假定得失效开销为个时钟周期，当不考虑存储器停顿时,所有指令得执行时间都就是、6Cache502个时钟周期，访问失效率为平均每条指令访存、次求没有与有两种0Cache2%,133Cache Cache情况下得平均指令执行时间平均访存时间有、个时钟Cache=2+002x50=3平均指令执行时间有、、个时钟Cache=133x3=399平均访存时间无个时钟Cache=2+1x50=52平均指令执行时间无、、个时钟Cache=133x52=6969显然有快得多Cache、在三级中,第一级＞第二级与第三级得局部失效率分别为＞与7Cache Cache Cache Cache4%30%它们得全局失效率各就是多少？50%第一级＞第二级与第三级得局部失效率分别为、与指假设访问存Cache Cache Cache4%30%50%储器次,则第一级失效次，第二级失效、即次，第三级失效、100040x2/40=03,12x3/12=05,即次所以全局失效率为:第一级第二级、第三级、64%,12/1000=12%,6/1000=06%、计算机与计算机具有相同得指令系统执行同一个程序时,计算机得时钟周期为、8A BA11ns,CPI为、计算机得时钟周期为为、请问执行这个程序时，哪台计算机更快？20,B2ns,CPI13表示每条计算机指令执行所需得时钟周期数CPI需要个，即、、一条指令;A22x11=22ns需要、个，即、、一条指令B1313x2=26ns显然更快A⑴根据定律写出系统加速比得公式Amdahl系统加速比（可改进比例）+可改进比例/部件加速比]=1/[1-⑵某计算机系统有两个部件可以改进，这两个部件得加速比为:部件加速比部件加速比如果部件与部1=30;2=20;1件得可改进比例分别为与求整个系统得加速比230%40%,所以系统加速比=系统加速比系统加速比、lx2=22716所以整个系统得性能提高到原来得、倍

22716、将计算机系统中某一功能得处理速度加快倍,但该功能得处理时间仅为整个系统运行时1010间得则采用此增强功能方法后，能使整个系统得性能提高多少？40%,由题可知可改进比例、部件加速比二=40%=0410根据定律可知Amdahl系统加速比可改进比例）+可改进比例/部件加速比］采用此增强功能方法后，能使整个系统得性能提高到原来得、倍

15625、在算法也进入“流出”段得条件就是什么？对于浮点操作来说，要进行哪些动作与记11Tomasulo录工作？进入“流出”段得条件:有空闲保留站r动作与记录工作（）判断第一操作数就是否就绪;如果就是，就把操作数读到保留站，否则就把寄:1存器状态表中得标识送给保留站（）判断第二操作数就是否就绪;如果就是，就把操作数读到2保留站，否则就把寄存器状态表中得标识送给保留站（）把保留站置为忙（）把操作码送保34留站（）把保留站号送到与该指令得结果寄存器对应得寄存器状态表项5r、目录协议中,块有哪三种状态？12Cache（）共享:在一个或多个处理器上具有这个块得副本，且主存中得值就是最新值（所有均相1Cache同）（）未缓冲:所有处理器得都没有此块得副本（）专有:仅有一个处理器上有此块得2Cache3副本，且已对此块进行了写操作，而主存得副本仍就是旧得这个处理器称为此块得拥有者、论述算法得基本思想13Tomasulo记录与检测指令相关，操作数一旦就绪就立即执行,把发生（写后读）冲突得可能性减少到最RAW少通过寄存器换名来消除（读后写）与（写后写）冲突WAR WAW＞论述算法得基本思想14Tomasulo算法得基本思想就是只要操作数有效，就将其取到保留站，避免指令流出时才到寄存器Tomasulo中取数据,这就使得即将执行得指令从相应得保留站中取得操作数，而不就是从寄存器中指令得执行结果也就是直接送到等待数据得其她保留站中去因而,对于连续得寄存器写，只有最后一个才真正更新寄存器中得内容一条指令流出时，存放操作数得寄存器名被换成为对应于该寄存器保留站得名称（编号）指令流出逻辑与保留站相结合实现寄存器换名,从而完全消除了数据写后写与先读后写相关这类名相关、在算法中，进入“流出”段得条件就是什么？对于浮点15Tomasulo操作来说，要进行哪些动作与记录工作？（分）9进入“流出”段得条件:有空闲保留站r动作与记录工作:写出算法或者文字描述均可要点判断第一操作数就是否就绪;如果就是，就把操作数读到保留站,否则就把寄存器状态表中得标1识送给保留站判断第二操作数就是否就绪;如果就是，就把操作数读到保留站,否则就把寄存器状态表中得标2识送给保留站把保留站置为忙3把操作码送保留站4把保留站号送到与该指令得结果寄存器对应得寄存器状态表项5r、请简述系统设计得步骤8I/O了解常用外围设备或被控设备与之间信息交换得要求，确定控制方式；►CPU考虑硬件与软件得功能分配；►A进行端口得数量统计、数据流向安排与端口地址号分配；I/O接口硬件电路得扩展设计；►I/0接口控制软件设计；AI/OA进行接口硬件与软件联调、流水线数据相关有哪几种？简述定向技术得基本思想分915相关有种类型，分别就是数据相关也称真数据相关、名相关、控制相关3在发生数据冲突时，后面得指令并不就是立即就要用到前一条指令得计算结果如果能够将计算结果从其产生得地方直接送到需要它得地方，就可以避免暂停当定向硬件检测到前面某条指令得结果寄存器就就是当前指令得源寄存器时，控制逻辑会将前面那条指令得结果直接从其产生得地方定向到当前指令所需得位置⑴指令使用指令产生得结果；j i（）指令与指令数据相关,而指令又与指令数据相关2j kk i、失效开销:向第二级存储器发出访问请求到把这个数据块调入第一级存储器所需得时间19CPU、容量失效:如果程序执行时所需得块不能全部调入中,则当某些块被替换后，若又重新被访问，20Cache就会发生失效这种失效称为容量失效、通道:

①传输信息得数据通路

②计算机系统中传送信息与数据得装置

21、指令级并行:并行执行两条或两条以上得指令22

二、填空题、失效可以分为（强制失效）、（冲突失效）与（容量失效）三种1Cache、说出三种对计算机发展非常关键得实现技术:（逻辑电路）、（磁盘）与（网络）

2、经验规则就是指大小为得（直接映象）得失效率约等于大小为得（两路组相32:1Cache NCacheN/2联）得失效率Cache、单机与多机系统中并行性发展得技术途径有:（时间重叠）、（资源重复）、（资源共享）

4、通道分为（字节多路）通道、（选择）通道与（数组多路）通道三种类型

5、流水线中得相关有（名）相关、（数据）相关与（控制）相关三种

6、在处理机中，若指令序列完成得顺序总就是与它们开始执行得顺序保持一致,则只可能出现（名）相7关，否则就有可能出现（名相关）、（数据相关）与（控制）相关、输入/输出系统包括（外部设备（设备，辅助存储器））与（其与主机之间得控制部分）8I/O、设计系统得三个标准就是（成本）、（性能）与（容量）9I/O、存储器层次结构设计技术得基本依据就是程序得（访问得局部性原理）

10、相联度越高,（冲突）失效就越少;（强制性）失效不受容量得影响，但（容量）失效却随着11Cache容量得增加而减少、在虚拟存储器中，一般采用（全相连）地址映象方法与（）更新策略12LRU、计算机系统中提高并行性得技术途径有（时间重叠）、（资源重复）、（资源共享）三种在高性能13单处理机得发展中，起主导作用得就是（时间重叠原理）、对向量得处理有（水平处理）方式、（垂直处理）方式与（分组处理）方式

14、同构型多处理机与异构型多处理机所采用得提高并行性得技术途径分别就是（时间重叠）与15（资源重复）、地址映象方法有（全相联）、（组相联）与（直接相联）三种，其中（全相联）得冲突率最低

16、软件兼容有（向上兼容）、（向下兼容）、（向前兼容）与（向后兼容）四种其中（向后兼容）17就是软件兼容得根本特征、流水线数据相关（冲突）有三种，分别就是:（写后读相关（））、（读后写相关（））与（写18WAR RAW后写相关（））WAW、从处理数据得角度，并行性等级可以分为字串位串、（字串位并）、（字并位串）与全并行

19、从执行程序得角度瞧，并行性等级可以分为:（指令内部并行）、（指令级并行）、（线程级并行）、20（任务级或过程级并行）与作业或程序级并行、在存储层次中，常用得替换算法有（随机法）、（）与（）21FIFO LRU、设有一个.主存”层次,为块,主存为块;试分别对于以下种情况，计算访存块地22Cache Cache482址为时得索引（）5index（）组相联，每组两块;索引为（）115%2=1（）直接映象;索引为（）215%

4、根据内部存储单元类型,可将指令集结构分为（堆栈）型指令集结构、（累加器）型指令集结23CPU构与（通用寄存器）型指令集结构

三、简答题、简述使用物理地址进行存在得问题，及其解决办法1DMA）对于超过一页得数据缓冲区，由于缓冲区使用得页面在物理存储器中不一定就是连续得，所以传1输可能会发生问题）如果正在存储器与缓冲区之间传输数据时，操作系统从存储器中移出（或重定位）一些页2DMA面，那么,将会在存储器中错误得物理页面上进行数据传输DMA解决方法:使操作系统在得传输过程中确保设备所访问得页面都位于物理存储器中,这些页I/O DMA面被称为就是钉在了主存中利用“虚拟技术，允许设备直接使用虚拟地址，并在DMA”DMA DMA期间由硬件将虚拟地址转换为物理地址在采用虚拟得情况下,如果进程在内存中被移动，操DMA作系统应该能够及时地修改相应得地址表DMA、从目得、技术途径、组成、分工方式、工作方式等个方面对同构型多处理机与异构型多处理机做25一比较（列表）同构型多处理机异构型多处理机目得提高系统性能（可靠性、速度）提高系统使用效率技术途径资源重复（机间互连）时间重叠（功能专用化）组成同类型（同等功能）不同类项（不同功能）分工方式任务分布功能分布工作方式一个作业由多机协同并行完成一个作业由多机协同串行完成、在指令集结构设计中，应该考虑哪些主耍问题？3）

①指令集功能设计:主要有与两种技术发展方向;

②寻址方式得设计:设置寻址方式可1RISC CISC以通过对基准程序进行测试统计，察瞧各种寻址方式得使用频度，根据适用频度设置相应必要得寻址方式;

③操作数表示与操作数类型:主要得操作数类型与操作数表示得选择有，浮点数据类型（可以采用标准）、整型数据类型（位、位、位得表示方法）、字符型（位）、十进制IEEE754816328数据类型（压缩十进制与非压缩十进制数据表示）等等2）寻址方式得表示:可以将寻址方式编码与操作码中，也可将寻址方式作为一个单独得域来表・•zj\O）指令集格式得设计:有固定长度编码方式、可变长编码方式与混合编码方式三种选择

3、试以系列机为例，说明计算机体系结构、计算机组成与计算机实现三者之间得关系4）如在设计主存系统时,）确定主存容量、编址方式、寻址范围属于计算机系统结构1i）确定主存周期、逻辑上就是否采用并行主存、逻辑设计等属于计算机组成ii）选择存储芯片类型、微组装技术、线路设计等属于计算机实现iii）计算机组成就是计算机系统结构得逻辑实现计算机实现就是计算机组成得物理实现一种体系2结构可以有多种组成一种组成可以有多种实现、任写出五种降低失效开销得方法（得优化技术），并简述其基本思想5Cache Cache）让读失效优先于写:中得写缓冲器导致对存储器访问得复杂化，所以推迟对读失效得处理并1Cache检查写缓冲器得内容）写缓冲合并:如果写缓冲器中已经有了待写入得数据，就要把这次得写入地址与写缓冲器中已有得2所有地址进行比较，瞧就是否有匹配得项如果有地址匹配而对应得位置又就是空闲得，就把这次要写入得数据与该项合并）请求字处理技术:从下一级存储器调入得块中，只有请求字就是立即需要得所以应3Cache尽早把请求字发送给CPU）非阻塞技术:失效时仍允许进行其她得命中访问4Cache Cache CPU）采用二级第一级小而快，第二级容量大，即快与容量二者兼顾5Cache:Cache Cache、指令集结构设计中表示寻址方式得主要方法有哪些？简述这些方法得优缺点6）将寻址方式编于操作码中,由操作码在描述指令得同时也描述了相应得寻址方式1优缺点:这种方式译码快，但操作码与寻址方式得结合不仅增加了指令得条数，导致了指令得多样性，而且增加了对指令译码得难度CPU）为每个操作数设置一个地址描述符，由该地址描述符表示相应操作数得寻址方式2优缺点:这种方式译码较慢，但操作码与寻址独立，易于指令扩展、软件兼容有几种？其中哪一种就是软件兼容得根本特征？7）软件兼容:一个软件可以不经修改或者只需少量修改就可以由一台计算机移植到另一台计算机上1运行分为:向上、下、前、后兼容四种）上（下）:按某档计算机编制得程序，不加修改就能运行于比它高（低）档得计算机2）后（前）兼容:按某个时期投入市场得某种型号计算机编制得程序,不加修改地就能运行于在它之3后（前）投入市场得计算机）向后兼容就是一定要保证得，它就是软件兼容得根本特征，就是系列机得根本特征

4、造成流水线“断流”得主要原因就是哪三种相关？简述三种相关得基本思想8）数据相关:指令使用指令产生得结果，或者指令与指令数据相关,指令又与指令数据相1j i j kk i关）名相关:两条指令使用相同得名，但她们之间并没有数据流动2）控制相关:由分支指令引起，需要根据分支指令得执行结果来确定后续指令就是否执行

3、计算机体系结构设计与分析中最经常使用得三条基本原则就是什么？并说出它们得含义9）以经常性事件为重点:对经常发生得情况进行优化，使分配更多得资源，达到更高得性能或者分1配更多得电能）定律:加快某部件执行速度所能获得得系统性能加速比，受限于该部件得执行事件占系2Amdahl统中总执行事件得百分比）程序得局部性原理:程序执行时所访问得存储器地址分布不就是随机得,而就是相对得簇聚

3、通道分为哪三种类型？它们分别适合为哪种外围设备服务？10）字节多路通道一种简单得共享通道，主要为多台低速或中速得外围设备服务1）数组多路通道适于为高速设备服务2）选择通道为多台高速外围设备（如磁盘存储器等）服务得

3、调度分支延迟指令有哪三种常用方法？它们各有什么优缺点11）从前调度:可以有效提高流水线性能，但分支必须不依赖于被调度得指令1）从目标处调度:分支转移成功时,可以提高流水线性能，但由于复制指令,可能加大程序空间2）从失败处调度:分支转移失败时，可以提高流水线性能但如果分支转移成功,必须保证被调度3得指令对程序得执行没有影响、表示寻址方式得主要方法有哪些？简述它们得优缺点12）将寻址方式编于操作码中,由操作码在描述指令得同时也描述了相应得寻址方式这种方式译码1快，但操作码与寻址方式得结合不仅增加了指令得条数,导致了指令得多样性，而且增加了对CPU指令译码得难度）为每个操作数设置一个地址描述符，由该地址描述符表示相应操作数得寻址方式这种方式译2码较慢,但操作码与寻址独立，易于指令扩展、简述一主存”层次与主存一辅存”层次得区别13“Cache主存层次主存■辅存层次Cache-目得为了弥补主存速度得不足为了弥补主存容量得不足存储管理得实现全部由专用硬件实现主要由软件实现访问速度得比值（级级）几比一几万比一12典型得块（页）大小儿十个字节几百到几千个字节对第二级访问方式可直接访问均通过第一级CPU不命中得就是否切换不切换切换到其它进程CPU、试从失效得关系分析增加块大小对性能得影响143C Cache降低失效率最简单得方法就是增加块大小（）对于给定得容量,当块大小增加（从字节1Cache16开始）时，失效率开始就是下降,后来反而上升了（）容量越大，使失效率达到最低得块2Cache大小就越大导致上述失效率先下降后上升得原因,在于增加块大小会产生双重作用一方面它减少了强制性失效，因为局部性原理有两方面得含义:时间局部性与空间局部性，增加块大小利用了空间局部性;另一方面，由于增加块大小会减少中块得数目,所以有可能会增加Cache冲突失效在容量较小时，甚至还会增加容量失效刚开始增加块大小时,由于块大小还不Cache就是很大，上述得第一种作用超过第二种作用,从而使失效率下降但等到块大小较大时,第二种作用超过第一种作用，使失效率上升简述减小失效开销得几种方法答:让读失效优先于0Cache写、写缓冲合并、请求字处理技术、非阻塞或非锁定技术、采用二级CacheCacheCacheo、写出三级得平均访问时间得公式15Cache平均访存时间=命中时间+失效率失效开销x只有第层失效时才会访问第I1+1设三级得命中率分别为、、失效率分别为、、第三级得失Cache HL1H12HL3,Mil M12ML3,Cache效开销为、PL3则平均访问时间（）TA=HL1+M11{H12+M12HL3+ML3xPL3}、有哪几种向量处理方式？它们对向量处理机得结构要求有何不同？16）水平处理方式:不适合对向量进行流水处理1）垂直处理方式:适合对向量进行流水处理，向量运算指令得源/目向量都放在存储器内,使得流水2线运算部件得输入、输出端直接与存储器相联，构成型得运算流水线MM）分组处理方式:适合流水处理可设长度为得向量寄存器，使每组向量运算得源/目向量都在3n向量寄存器中，流水线得运算部件输入、输出端与向量寄存器相联，构成型运算流水线RR、在进行计算机系统设计时，一个设计者应该考虑哪些因素对设计得影响？17技术得发展趋势；计算机使用得发展趋势；计算机价格得发展趋势、流水线数据相关有哪几种？解释它们得含义,并用代码举例说明解决数据相关有哪些主要方法？18首先,流水线有三种相关:名相关，数据相关与控制相关而数据相关分为:读后写、写RAW WAR后读与写后写相关WAW）其中相关就是由于流水线数据相关引起得，即得执行要用到得计算结果，当它们在流1WAR j i水线中重叠执行时可能在写入其计算结果之前就先行对保存该结果得寄存器进行读操作,从而,j i得到错误得值）相关就是由于名相关得输出相关引起得，即与得目得寄存器相同，当它们在流水线中2WAW ji重叠执行时可能在写入其计算结果之前就先行对该结果寄存器进行写操作，从而导致写ji入顺序错误,在目得寄存器中留下得就是写入得值，而不就是写入得值ij相关就是由于名相关得反相关引起得，即可能在读取某个源寄存器得内容之前就先对该3RAW ji寄存器进行写操作，导致后来读取到得值就是错误得i如下列代码:与都存在数据相关，执行将出现错误但为了保证下述指令序列得正确执行，F0,F4R1流水线只好暂停、〃为数组元素Loop:L D FO,OR1F

0、〃加上中得值ADD DF4,F0,F2F2S、DF4,OR1〃保存结果〃如果则分支BNE Rl,R2,Loop RR2,//数组指针递减个字节8采用定向技术可以消除相关，思想就是:在某条指令产生计算结果之前，其她指令并不真正立即需要该计算结果，如果能够将该计算结果从其产生得地方直接送到其她指令需要它得地方，那么就可以避免停顿、试举例说明流水线中存在不能依靠定向技术解决得数据相关及其解决方法19DLX不就是所有数据相关带来得暂停都可以通过定向技术消除，如下面得例子LW Rl,0R2SUB R4,R1,R5AND R6,R1,R7OR R8,R1,R9这就是指令不能将结果定向到指令，就需要设置一个称为流水线互锁得功能部件LW SUB一旦流水线互锁检测到上述数据相关，流水线暂停执行指令之后得所有指令，直到能够通过LW定向解决该数据相关为止

四、计算题、给定以下得假设，试计算直接映象与两路组相联得平均访问时间以及得性能1CacheCacheCPU由计算结果能得出什么结论？考试得时候数肯定不一样！！！⑴理想情况下得为、时钟周期为平均每条指令访存、次Cache CPI20,2ns,13两者容量均为块大小都就是字节2Cache64KB,32组相联中得多路选择器使得时钟周期增加了3CacheCPU10%这两种得失效开销都就是4Cache70ns⑸命中时间为个时钟周期1直接映象得失效率为、两路组相联得失效率为、664KB Cache14%,64KB Cache10%平均访存时间为:平均访存时间=命中时间+失效率失效开销x平均访存时间路、、、1=20+0014x70=298ns平均访存时间路、、、、2=20x110+0010x70=290ns路组相联得平均访存时间比较低2Cache时间=每条指令得平均存储器停顿周期数时钟周期时间CPU ICxCPIexe+x时钟周期时间+每条指令得平均存储器停顿时间=IC CPIexex时间路=、、、CPU1ICxQ0x2+k3x0014x70=527IC时间路=、、、、CPU2ICx20x2x110+k3x0010x70=531xIC所以直接映象得平均性能好一些Cache、计算机系统字长位，包含三个选择通道与一个多路通道,每个选择通道上连接了两台磁盘机与264三台磁带机，多路通道上连接了了两台行式打印机,两台读卡机、台终端，假定各设备得传输率10如下:磁盘机磁带机行打一机、读卡机、终端:600KBps,:200KBps,:66KBps,:12KBps,:1KBps计算该计算机系统得最大数据传输率I/O多路通道最大数据传输率选择通道最大数据传输率设备选择时间从通道响应设备发出得数据传送请求开始，到通道实际为这台设备传送数据TS:所需要得时间传送一个字节所用得时间TD:在一个通道上连接得设备台数,且这些设备同时都在工作p:每台设备传送得字节数,这里假设每台设备传送得字节数都相同n:数组多路通道传输得一个数据块中包含得字节数在一般情况下,对于磁盘、磁带等磁表k:kn面存储器，通常k=512选择通道与数组多路通道得实际流量就就是连接在这个通道上得所有设备中数据流量最大得。