计算机组成原理实验课件

计算机组成原理实验课程欢迎各位同学参加计算机组成原理实验课程本课程旨在通过实践操作加深对计算机硬件系统的理解，从运算器、存储器、总线到CPU设计，全方位提升实际动手能力通过这门课程，你将亲手构建计算机核心组件，理解理论与实践的紧密联系，并为今后的硬件设计与开发奠定坚实基础我们将从基础实验开始，逐步深入到复杂系统的设计与实现希望各位同学能在实验过程中培养严谨的科学态度，提高解决问题的能力，并享受创造的乐趣课程目标和学习成果掌握硬件基础知识提升实际操作技能深入理解计算机硬件系统的工作原理，包括运算器、存储熟练使用各类实验工具和设备，能够独立完成电路设计、器、总线和CPU等核心组件的功能与特性搭建与测试培养系统设计能力理论与实践结合锻炼学生分析问题、解决问题的能力，培养系统思维和创将课堂理论知识与实际操作紧密结合，通过动手实践加深新设计思路对理论知识的理解实验课程安排第周运算器实验1-3设计与实现基本的ALU（算术逻辑单元），完成加法、减法、逻辑运算等功能第周存储器实验4-6了解ROM和RAM的工作原理，实现存储器的读写操作和扩展技术第周总线实验7-9设计与实现地址总线、数据总线和控制总线，了解总线仲裁机制第周单周期设计10-13CPU基于RISC-V指令集设计简单的单周期CPU，实现基本指令的执行第周多周期设计14-16CPU优化CPU设计，实现多周期执行机制，提高性能和效率评分标准与考核方式实验室规则和注意事项安全规则设备使用•进入实验室必须穿着长裤和包脚鞋•借用设备需填写登记表并按时归还•不得在实验室内饮食或进行与实验•禁止将实验室设备带出实验室无关的活动•发现设备损坏及时报告•使用精密仪器前必须得到教师许可•离开前确保设备电源已关闭•遇到电气故障立即报告，不得自行处理实验纪律•实验前必须完成预习报告•按时到达，迟到超过15分钟不得进入•实验期间不得擅自离开•实验结束后整理工作台面实验一运算器实验运算器实验是本课程的第一个实践环节，旨在通过设计和实现基本的算术逻辑单元ALU，帮助学生理解计算机如何执行基本的数学和逻辑运算在这个实验中，我们将使用74LS181等芯片构建一个功能完整的ALU，实现包括加法、减法、与、或、非、异或等多种运算功能，并通过LED显示和数字示波器观察运算结果运算器实验目的理解运算原理掌握ALU的基本工作原理和设计方法熟悉芯片应用学习74LS181等芯片的功能和使用方法实践动手能力提升电路搭建与测试技能培养逻辑思维训练电路分析与问题排查能力通过本实验，学生将能够深入理解计算机如何通过简单的电路实现复杂的算术和逻辑运算，为后续的CPU设计实验打下坚实基础运算器实验原理基本运算ALU能够执行算术运算（加法、减法）和逻辑运算（与、或、非、异或），是CPU中的核心组件运算选择通过控制信号选择具体执行的运算类型，控制信号通常由指令译码器产生标志位生成ALU在执行运算后生成标志位（如进位、零、溢出、符号），这些标志位用于条件分支判断结果输出运算结果通过数据总线传送到目标位置，如寄存器或存储器在本实验中，我们将重点关注ALU的内部结构和工作流程，通过构建实际电路加深对理论知识的理解运算器数据通路图输入寄存器存储两个操作数A和B，为ALU提供输入数据运算单元根据控制信号执行指定的算术或逻辑运算状态标志生成产生进位、零、溢出、符号等状态标志结果寄存器存储运算结果并传送到系统总线数据通路描述了数据在运算器内部的流动路径数据首先从输入寄存器进入ALU核心，经过运算后产生结果和标志位，最后存储到结果寄存器供后续使用在实验中，我们将通过LED指示灯观察数据通路中的信号变化，验证运算过程的正确性功能与芯片ALU74LS181控制信号S3S2S1S0M=1（逻辑运算）M=0（算术运算）0000~A（非）A0001~AB（与非）A+B（加）0010~AB A+B+100110A-B-10100~A|B（或非）A+AB0101~B（非B）A+AB+10110A^B（异或）A-B0111A~B AB-174LS181是一款常用的4位ALU芯片，能够执行16种逻辑运算和16种算术运算通过设置控制信号S3S2S1S0和模式信号M，可以选择执行不同的运算在本实验中，我们将使用74LS181芯片构建8位ALU，通过级联两个芯片实现更宽位宽的计算能力熟悉该芯片的引脚定义和功能选择机制是成功完成实验的关键运算器实验步骤实验准备•熟悉74LS181芯片数据手册•准备实验所需元器件•检查实验设备工作状态电路搭建•按照数据通路图连接元器件•实现输入数据的设置机制•连接LED指示灯显示结果功能测试•测试加法和减法运算•验证逻辑运算功能•观察并记录标志位变化报告撰写•记录实验数据和现象•分析结果并解释异常•总结实验心得运算器实验数据记录运算器实验结果分析98%

3.5ns基本运算准确率平均运算延迟在标准测试用例下的正确率从输入稳定到输出有效的时间85%5W边界条件通过率功耗测量在极限输入值下的正确率全负荷运行时的能耗结果分析是实验报告的核心部分，应重点关注几个方面一是ALU在不同运算模式下的正确性验证；二是分析标志位生成机制的合理性；三是研究运算延迟与电路复杂度的关系对于实验中遇到的问题，如溢出处理、进位传递等，应结合理论知识进行深入剖析，并提出可能的改进方案实验二存储器实验本实验将通过构建简单的存储器系统，帮助学生理解存储器的工作原理、读写时序和扩展技术我们将使用58C65EEPROM芯片和6264静态RAM芯片，设计并实现基本的存储器读写操作通过本实验，学生将掌握存储器地址译码、芯片选择逻辑和数据总线控制等关键技术，为后续CPU设计奠定基础存储器是计算机系统中用于存储程序和数据的重要组成部分，分为只读存储器ROM和随机存取存储器RAM两大类存储器实验目的理解存储原理熟悉存储器芯片掌握ROM和RAM的基本工作原理和特性学习常用存储器芯片的引脚定义和时序2区别要求实现读写操作掌握扩展技术设计并验证存储器的读写控制电路理解并实践位扩展和字扩展的方法通过本实验，学生将能够独立设计简单的存储器系统，理解地址译码和芯片选择的原理，掌握存储器与CPU之间的接口技术，为设计完整的计算机系统打下基础存储器基本概念存储单元最小的存储单位，通常为8位（1字节），具有唯一的地址标识地址空间所有可寻址的存储单元的集合，由地址总线宽度决定访问时序读写操作的时间流程，包括地址建立、数据传输和控制信号变化存储层次从寄存器、缓存到主存、辅存的多级存储结构存储器的核心特性包括容量、速度、位宽和访问方式在计算机系统中，存储器按照速度和成本形成金字塔型的层次结构，从高速但容量小的寄存器到低速但容量大的辅助存储器和的区别ROM RAM特性特性ROM RAM•非易失性，断电后数据保持•易失性，断电后数据丢失•主要用于存储固定程序和数据•用于存储临时程序和数据•写入过程复杂，读取速度较快•读写速度均较快•包括MROM、PROM、EPROM和•分为静态RAMSRAM和动态EEPROM等类型RAMDRAM应用区别•ROM用于引导程序、固件和查找表•RAM用于操作系统、应用程序和数据缓存•工作模式和时序要求不同•设计考虑因素各异在本实验中，我们将同时使用ROM和RAM芯片，体验它们在接口和操作上的不同，加深对存储器多样性的理解存储器扩展技术当单个存储器芯片无法满足系统需求时，需要通过扩展技术增加存储容量或位宽主要有两种扩展方式位扩展和字扩展位扩展是增加存储器的位宽，例如将8位扩展为16位或32位，需要并联多个同类型的存储器芯片，共用地址线但数据线分开字扩展是增加存储器的容量，需要增加地址译码器和片选逻辑，使用高位地址选择不同的芯片在实际系统中，通常同时使用这两种扩展方式，形成存储器阵列，以满足系统对存储容量和位宽的需求芯片读写操作58C65EEPROM芯片使能地址设置将CE#引脚拉低，使芯片进入工作状态在地址引脚上施加有效地址信号数据传输读写选择/读取或写入数据到指定地址通过WE#和OE#信号控制操作方向58C65是一种容量为8K×8位的EEPROM芯片，具有电可擦除和编程功能其读操作相对简单，只需设置地址并使能输出即可而写操作则需要特定的时序和电压条件，通常包括地址设置、数据输入、写使能和写周期等步骤在实验中，我们将详细学习该芯片的编程流程，实践数据的读取和写入操作，观察并理解存储器的工作机制存储器实验步骤基础准备了解存储器芯片规格，准备实验材料，检查实验设备电路设计设计地址译码电路，连接存储器芯片，实现基本读写功能读操作测试验证ROM内容读取，测试RAM读取功能，记录数据和波形写操作测试编程EEPROM，测试RAM写入功能，验证数据保存正确性扩展实验实现存储器扩展，设计更复杂的存储系统，测试性能指标在实验过程中，特别注意存储器访问的时序要求，确保地址、数据和控制信号的正确时序关系使用逻辑分析仪观察并记录关键信号的波形，对比理论与实际情况存储器实验数据记录操作类型地址Hex数据Hex读写周期ns结果验证ROM读0000A5150通过ROM读00FF5A150通过EEPROM写01003310000通过EEPROM读010033150通过RAM写1000FF100通过RAM读1000FF80通过实验中需要详细记录每次存储器操作的地址、数据、时序和结果特别关注读写周期的实际测量值与芯片规格的对比，分析可能的性能瓶颈对于扩展实验部分，记录不同扩展方式下的访问延迟和地址映射关系，验证扩展设计的正确性存储器实验结果分析实验三总线实验地址总线数据总线控制总线用于传送内存地址和用于传输实际的数据内传输各种控制信号，如I/O端口地址，决定系容，在CPU、内存和读/写、中断、总线请统的寻址能力典型宽I/O设备间双向传输求等，协调系统各部件度为16位到64位，是单宽度通常为8位到128位的工作信号线数量因向总线，直接影响系统数据吞系统复杂度而异，决定吐量了总线操作的灵活性总线是连接计算机系统各个部件的公共通道，是信息传输的高速公路本实验将通过构建简单的总线系统，帮助学生理解总线的工作原理、时序和仲裁机制，掌握总线接口设计的关键技术总线实验目的理解总线结构掌握总线时序掌握地址总线、数据总线和控制总线的基本功能和特性，理解它学习总线读写周期的时序要求，理解同步总线和异步总线的工作们在系统中的作用机制，熟悉握手协议了解总线仲裁设计总线接口理解多设备共享总线时的访问控制方法，掌握常见的总线仲裁算学习设备与总线的连接方法，掌握地址译码和设备选择的技术，法和实现技术理解中断和DMA的基本原理通过本实验，学生将能够设计简单的总线系统，理解计算机系统内部各组件间的通信机制，为后续CPU设计实验奠定基础总线基本概念总线性能指标带宽、时钟频率、位宽总线层次结构2系统总线、I/O总线、外设总线总线工作方式同步、异步、半同步总线物理结构并行、串行、点对点、多点总线通信协议传输协议、命令集、握手机制总线是计算机系统的神经网络，通过标准化的接口和协议，实现不同设备间的互连和通信总线设计需要平衡多种因素，包括性能、成本、兼容性和可扩展性，是系统架构的关键决策之一地址总线、数据总线和控制总线位20地址总线宽度决定最大寻址空间为1MB位8数据总线宽度单次可传输1字节数据根10控制总线数量包含基本读写和中断信号8MHz总线时钟频率决定基本传输速率在本实验中，我们将构建一个简化的总线系统，包含三种基本总线类型地址总线用于指定操作的目标位置，是单向的；数据总线负责实际数据的传输，是双向的；控制总线则协调整个系统的运行，包含读写控制、中断请求、总线请求和应答等信号理解这三种总线的协同工作机制，是掌握计算机系统内部通信原理的关键我们将通过LED显示和逻辑分析仪观察总线信号的变化，加深对总线工作流程的理解总线的工作原理地址阶段1主设备在地址总线上放置目标地址，并激活地址选通信号命令阶段2主设备通过控制总线发出读或写命令，指示操作类型数据阶段3根据命令类型，主设备从数据总线读取数据或将数据写入数据总线确认阶段4从设备通过控制总线发送确认信号，表示操作完成总线通信是一个协调有序的过程，无论是同步总线还是异步总线，都需要遵循一定的时序规则同步总线依靠共享的时钟信号控制所有设备的动作时间；而异步总线则通过握手信号协调操作，适应不同速度的设备在实验中，我们将重点观察总线周期的各个阶段，理解地址建立、数据传输和应答确认的时序关系，掌握总线通信的基本原理总线仲裁与优先级集中式仲裁分布式仲裁优先级策略由专门的仲裁器统一管理总线请求，根据各设备通过相互通信和协商决定总线的使静态优先级将设备优先级固定，高优先级预设的优先级或轮询算法分配总线使用权用权，无需中央仲裁器优点是可靠性高设备始终优先获得总线；动态优先级则根优点是实现简单，缺点是可靠性较低，，缺点是需要更复杂的协议和更多的信号据系统状态调整，避免低优先级设备长时仲裁器故障会导致整个系统瘫痪线常见实现有自举式菊花链和令牌传递间等待，提高资源利用率和公平性法总线仲裁是解决多设备竞争总线资源问题的关键机制良好的仲裁机制应兼顾公平性、效率和实时性，满足系统的特定需求总线实验步骤实验准备•熟悉总线相关芯片和元器件•了解总线时序图和工作流程•检查实验设备和测量工具基本总线搭建•构建简单的地址、数据和控制总线•实现基本的地址译码和设备选择•连接LED显示系统状态读写操作测试•实现内存读写访问的总线控制•测试I/O设备的总线通信•记录并分析总线时序多设备仲裁实验•设计并实现总线仲裁器•测试不同优先级策略下的性能•分析仲裁延迟和总线效率实验中特别注意总线信号的电气特性和时序关系，使用逻辑分析仪捕获关键波形对于仲裁实验，重点观察不同负载条件下的总线分配情况，分析系统瓶颈总线实验数据记录操作类型地址设置时间控制信号延迟数据传输时间总线周期nsns nsns存储器读201580150存储器写2015100170I/O读2015120190I/O写2015150220带仲裁读2015+3580185带仲裁写2015+35100205实验数据记录应包括总线各阶段的时序参数、总线带宽计算、仲裁延迟统计和波形截图分析特别关注不同操作类型和设备类型对总线时序的影响，以及仲裁机制引入的额外开销对于多设备竞争实验，记录不同负载条件下各设备的等待时间和获取总线的成功率，分析仲裁策略的公平性和效率总线实验结果分析实验四设计实验（单周期）CPU实现平台核心架构指令系统FPGA本实验将使用FPGA开发板作为硬件平台，单周期CPU设计将包括指令存储器、数据存我们将基于RISC-V架构实现一个简化的指通过HDL语言实现单周期CPUFPGA的可储器、寄存器堆、ALU和控制单元等关键组令集，包括算术逻辑指令、数据传送指令、编程特性使我们能够灵活地调试和修改设计件每条指令在一个时钟周期内完成取指、条件分支指令和跳转指令等基本类型，支持，快速验证各种实现方案译码、执行、访存和写回等所有阶段简单程序的运行本实验是之前所有实验的综合应用，将运算器、存储器和总线等组件整合成一个完整的CPU系统，是计算机组成原理课程的核心实践环节设计实验目的CPU综合应用整合前期实验知识，构建完整CPU理解架构CPU掌握指令执行流程和硬件实现设计数据通路实现指令在硬件间的数据流动实现控制单元4设计控制逻辑生成各类控制信号功能验证测试CPU执行基本程序的能力通过本实验，学生将能够深入理解CPU的内部工作机制，掌握硬件设计和验证的基本方法，培养系统级的设计和思考能力这不仅有助于巩固理论知识，还能为今后从事硬件设计和开发工作奠定基础指令集简介RISC-V型指令型指令R I•用于寄存器-寄存器运算•用于立即数运算和加载•包括ADD、SUB、AND、OR等•包括ADDI、LW、JALR等•格式opcode+rd+funct3+rs1+•格式opcode+rd+funct3+rs1+rs2+funct7imm•执行操作rd←rs1op rs2•执行操作rd←rs1op imm或rd←Mem[rs1+imm]型和型指令S B•S型用于存储，B型用于条件分支•包括SW、BEQ、BNE等•格式opcode+imm+funct3+rs1+rs2+imm•执行操作Mem[rs1+imm]←rs2或ifrs1op rs2PC←PC+immRISC-V是一种开源的精简指令集架构，具有模块化和可扩展的特点在本实验中，我们将实现RISC-V的基本整数指令集RV32I的一个子集，包括基本的算术、逻辑、数据传送和控制流指令，足以支持简单程序的执行单周期结构CPU取指阶段利用PC值从指令存储器读取指令译码阶段解析指令，生成控制信号，读取寄存器执行阶段ALU执行运算，计算存储器地址和分支目标访存阶段根据需要读写数据存储器写回阶段将结果写回寄存器，更新PC值单周期CPU的特点是每条指令在一个时钟周期内完成所有处理阶段，设计简单直观，便于理解和实现缺点是时钟周期必须足够长以容纳最慢的指令，导致资源利用率不高在本实验中，我们将实现一个完整的单周期CPU，包括指令和数据路径、控制单元、寄存器堆和ALU等组件，通过综合应用之前实验的知识，构建一个能够执行基本程序的计算机系统控制单元设计控制信号生成产生各功能部件所需的控制信号多路选择控制•ALUOp指定ALU运算类型控制数据通路中的多路复用器•MemRead/MemWrite存储器读写控制•RegDst写寄存器地址选择指令译码•RegWrite寄存器写入控制•MemtoReg写回数据来源选择状态机设计根据操作码和功能码识别指令类型•ALUSrc ALU操作数选择•PCsrc下一条指令地址选择确保控制信号的正确时序•R型指令opcode=0x33•I型指令opcode=0x13/0x03•单周期实现相对简单•S型指令opcode=0x23•所有控制信号在一个周期内保持稳定•B型指令opcode=0x63•为多周期设计奠定基础1控制单元是CPU的指挥中心，负责解释指令并协调各功能单元的工作在单周期CPU中，控制单元通常采用组合逻辑实现，根据指令操作码直接生成控制信号数据通路设计程序计数器PC存储当前指令地址，并根据控制信号更新下一条指令地址寄存器堆提供指令操作所需的源操作数，并存储计算结果算术逻辑单元ALU执行算术和逻辑运算，并生成条件分支所需的标志位存储器系统4包括指令存储器和数据存储器，分别存储程序和数据数据通路是CPU中数据流动的物理路径，包括各种功能单元、寄存器、多路复用器和总线数据通路的设计直接决定了CPU能够支持的指令类型和执行效率在单周期CPU中，所有数据通路组件在一个时钟周期内按照预定的顺序协同工作，完成指令的执行数据通路设计需要考虑信号的传播延迟和时序约束，确保在一个时钟周期内能够完成所有操作在FPGA实现中，还需要考虑资源利用和布线优化设计与实现ALUALUctl功能操作对应指令0000与result=AB AND,ANDI0001或result=A|B OR,ORI0010加result=A+B ADD,ADDI,LW,SW0110减result=A-B SUB,BEQ,BNE0111小于设置result=AB1:0SLT,SLTI1100异或result=A^B XOR,XORIALU是CPU的核心计算单元，负责执行各种算术和逻辑运算在RISC-V CPU中，ALU需要支持加、减、与、或、异或等基本运算，以及比较操作用于条件分支指令ALU设计需要考虑性能和资源消耗的平衡在本实验中，我们将实现一个32位ALU，支持上表中的6种基本操作，并生成零标志位用于条件分支判断ALU控制信号由控制单元根据指令类型和funct码生成寄存器堆设计寄存器堆是CPU中用于存储临时数据和中间结果的高速存储单元在RISC-V架构中，通用寄存器堆包含32个32位寄存器x0-x31，其中x0固定为0寄存器堆具有两个读端口和一个写端口，允许在一个时钟周期内同时读取两个操作数和写入一个结果在本实验中，我们将使用FPGA内部的Block RAM或分布式RAM资源实现寄存器堆读操作是异步的，即一旦读地址有效，数据立即输出；而写操作是同步的，在时钟上升沿触发特别注意，当读写同一寄存器时，需要实现数据前推机制，确保读取到最新的数据指令存储器和数据存储器指令存储器数据存储器存储程序指令的只读存储器在单周期CPU中，每个时钟周期根存储程序数据的读写存储器根据指令类型进行读或写操作据PC值读取一条指令•容量4KB（1024个字）•容量4KB（1024条指令）•位宽32位•位宽32位•访问方式读/写•访问方式只读•字节使能支持字、半字、字节操作•地址对齐4字节对齐在FPGA实现中，指令存储器和数据存储器通常使用Block RAM资源实现指令存储器在系统初始化时预加载测试程序；数据存储器则在程序运行过程中动态读写为简化设计，本实验采用哈佛架构，即指令和数据使用独立的存储器，避免结构冒险存储器设计需要考虑时序约束，确保在一个时钟周期内完成访问对于数据存储器，还需实现字节选择逻辑，支持不同粒度的数据访问单周期实验步骤CPU设计规划•确定支持的指令集•设计数据通路图•规划控制信号•制定测试策略模块实现•编写ALU、寄存器堆等基本模块•实现控制单元逻辑•设计指令和数据存储器•整合顶层模块功能仿真•编写测试程序和测试向量•模块级功能验证•系统级行为仿真•分析仿真波形FPGA实现•综合设计•布局布线•生成比特流文件•下载至FPGA实际测试•执行测试程序•观察结果显示•性能分析•撰写报告单周期测试程序CPU//简单测试程序，计算斐波那契数列前10项//寄存器分配//x1:临时变量1//x2:临时变量2//x3:循环计数器//x4:斐波那契数列当前值//x5:斐波那契数列前一个值ADDI x1,x0,1//初始化x1为1ADDI x2,x0,1//初始化x2为1ADDI x3,x0,10//设置循环次数为10ADDI x4,x0,1//第一个斐波那契数ADDI x5,x0,0//第零个斐波那契数loop:ADD x1,x4,x5//计算下一个斐波那契数ADDI x5,x4,0//更新前一个值ADDI x4,x1,0//更新当前值SW x1,0x3//将结果存入内存ADDI x3,x3,-1//循环计数器减1BNE x3,x0,loop//如果计数器不为0，继续循环halt:JAL x0,halt//无限循环，程序结束测试程序是验证CPU功能的关键在本实验中，我们将编写一系列测试程序，覆盖不同类型的指令和执行路径，确保CPU的正确性和可靠性上面展示的是一个计算斐波那契数列的简单程序，能够测试基本的算术指令、存储指令和分支指令测试程序需要转换为机器码，加载到指令存储器中我们可以通过观察寄存器值和内存内容的变化，验证CPU的执行结果是否正确单周期实验结果分析CPU实验五设计实验（多周期）CPU多周期状态机优化数据通路灵活时序多周期CPU通过状态机控制指令执行的不相比单周期CPU，多周期设计允许硬件资多周期CPU的关键优势是每种指令类型可同阶段每条指令根据复杂度被分解为2-5源在不同时间复用，如ALU在不同阶段可以使用恰当的周期数完成，而非统一按最个周期完成，使CPU能够更有效地利用硬执行不同操作，减少了资源需求，增加了慢指令周期执行这使得简单指令能够更件资源，提高总体性能设计灵活性快完成，提高了指令吞吐量多周期CPU是单周期CPU的自然演进，通过引入状态机和资源复用，在保持设计相对简单的同时提高了性能和效率本实验将基于之前的单周期CPU设计，实现一个完整的多周期RISC-V CPU多周期设计目的CPU提高执行效率通过为不同复杂度的指令分配不同的周期数，提高整体指令吞吐量，降低平均执行时间优化资源利用通过在不同时间复用硬件资源，如ALU和数据通路，减少硬件开销，提高集成度提升时钟频率将复杂操作分解为多个简单步骤，减少每个时钟周期的关键路径延迟，允许更高的工作频率掌握状态机设计学习有限状态机在CPU控制中的应用，理解时序控制的原理和实现方法多周期CPU设计是CPU架构演进的重要一步，为理解流水线和超标量等高级架构奠定基础通过本实验，学生将加深对CPU工作机制的理解，掌握状态机设计和时序控制的关键技术，为后续学习计算机体系结构打下坚实基础多周期结构CPU指令存储器数据存储器存储程序指令，在取指阶段读取1存储程序数据，在访存阶段读写寄存器堆控制单元6存储操作数和结果，在译码和写回阶段访问实现状态机，生成每个阶段的控制信号临时寄存器算术逻辑单元存储中间结果，连接各执行阶段执行计算操作，在不同阶段复用多周期CPU的核心特点是引入了临时寄存器来存储各阶段的中间结果，使得每个时钟周期只执行指令的一个步骤控制单元采用有限状态机实现，根据当前状态和指令类型决定下一状态和控制信号与单周期CPU不同，多周期设计中的硬件资源（如ALU）可以在不同阶段用于不同目的，提高了利用率例如，ALU在取指阶段用于计算下一指令地址，在执行阶段用于数据计算，在访存阶段用于计算存储器地址状态机设计取指状态IF从指令存储器读取指令，更新PC译码状态ID解析指令，读取寄存器操作数执行状态EXALU执行运算，地址计算访存状态MEM读写数据存储器（需要时）写回状态WB结果写入寄存器（需要时）多周期CPU的控制核心是有限状态机，它决定了指令执行的流程和时序每条指令都从取指状态开始，然后进入译码状态之后的路径取决于指令类型算术指令通常需要执行和写回状态；加载指令需要执行、访存和写回状态；存储指令需要执行和访存状态；分支指令通常只需要执行状态状态机设计需要考虑所有指令类型的执行路径，确保正确的控制流转换和信号生成在FPGA实现中，状态机通常使用寄存器和组合逻辑实现，需要特别注意时序约束和亚稳态防护控制信号生成状态PCWrite MemReadMemWrite IRWriteRegWrite ALUSrcAALUSrcB ALUOp取指IF0101000100译码ID0000001100执行EX-R0000010010执行EX-I0000011010执行EX-Br0000010001访存MEM-Ld0100000000访存MEM-St0010000000写回WB-R0000100000写回WB-Ld0000100000分支完成1000000000控制信号生成是多周期CPU设计的关键部分，直接决定了数据通路中各组件的行为控制信号通常由两部分逻辑组成一部分基于当前状态，另一部分基于指令类型上表展示了不同状态下主要控制信号的取值在FPGA实现中，控制信号生成通常使用查找表或组合逻辑实现特别需要注意信号的时序要求，确保在状态转换时控制信号的稳定性，避免出现竞争和冒险现象时钟同步机制系统时钟FPGA提供的全局时钟，驱动所有时序元件状态寄存器存储当前状态，在时钟边沿更新临时寄存器3存储各阶段中间结果，确保数据正确传递复位逻辑确保系统启动时进入已知状态多周期CPU的时钟同步机制确保了各组件按照预定的顺序协同工作在每个时钟周期，状态机根据当前状态和指令类型确定下一状态，并生成相应的控制信号这些控制信号驱动数据通路中的各个部件完成特定操作，并将结果存储在临时寄存器中，为下一个状态准备输入时钟同步设计需要特别注意时序约束，确保信号能够在规定时间内稳定，避免亚稳态和时序违例在FPGA实现中，通常使用同步设计方法，所有状态更新和数据传输都在同一时钟边沿进行，简化了时序分析和验证多周期实验步骤CPU状态机设计定义状态转换图，确定每种指令类型的执行路径和所需状态数据通路扩展基于单周期CPU设计，添加临时寄存器和多路复用器，支持多周期操作控制单元实现编写状态机代码，实现控制信号生成逻辑，确保正确的时序控制功能仿真开发测试程序，验证各类指令在多周期CPU上的执行正确性实现与测试FPGA综合设计，下载至FPGA，进行实际运行测试和性能分析多周期CPU实验是在单周期CPU基础上的扩展，重点关注状态机设计和临时寄存器的引入实验过程中需要特别注意时序和控制逻辑的正确性，确保各指令类型能够按预期执行相比单周期CPU，多周期设计的测试更为复杂，需要验证各种指令在不同状态下的行为，确保状态转换和数据传递的正确性建议使用波形仿真工具详细观察各信号的变化，辅助调试多周期测试程序CPU//GCD算法测试程序-计算两个数的最大公约数//寄存器分配//x1:第一个数//x2:第二个数//x3:临时变量ADDI x1,x0,24//设置第一个数为24ADDI x2,x0,36//设置第二个数为36loop:BEQ x1,x2,done//如果x1=x2，则完成BLT x1,x2,less//如果x1x2，则x1=x1-x2JAL x0,loop//跳回循环开始less:SUB x2,x2,x1//x2x1，则x2=x2-x1JAL x0,loop//跳回循环开始done:SW x1,0x0//将结果GCD存入内存地址0end:JAL x0,end//无限循环，程序结束多周期CPU测试需要更全面的测试程序，覆盖不同指令类型和执行路径上面展示的是一个计算最大公约数GCD的程序，包含了算术指令、条件分支、无条件跳转和存储指令，能够验证多周期CPU的基本功能测试程序执行时，我们关注的是每种指令的状态转换序列是否正确，各阶段的操作是否按预期完成通过观察关键寄存器的值变化和最终的计算结果，可以判断CPU的工作是否正常多周期实验结果分析CPU扩展实验流水线设计CPU流水线CPU是CPU设计的进阶阶段，通过将指令执行分为多个然而，流水线设计也带来了新的挑战，包括数据冒险、控制冒险阶段并同时处理多条指令，大幅提高了处理器的吞吐量在理想和结构冒险这些冒险会导致流水线暂停或刷新，影响性能解情况下，一个五级流水线CPU的性能可以比单周期CPU提高5倍决这些问题需要引入前向通路、分支预测等技术本扩展实验将在多周期CPU的基础上，实现一个五级流水线的流水线设计的核心思想是并行处理，类似于工业生产线当一条RISC-V CPU，深入理解现代处理器的工作原理指令执行到某一阶段时，下一条指令已经开始执行前面的阶段，实现了时间上的重叠流水线基本概念CPU指令流水线将指令执行分为多个连续的阶段，各阶段可以并行执行不同指令的不同部分，提高吞吐量性能提升理想情况下，N级流水线可将吞吐量提高N倍，但实际受冒险和流水线寄存器开销影响流水线冒险包括数据冒险（指令间数据依赖）、控制冒险（分支预测失败）和结构冒险（硬件资源冲突）解决方案使用数据前向、流水线暂停、分支预测等技术缓解冒险问题，平衡性能和复杂度流水线CPU是现代处理器的基本架构，通过并行处理多条指令的不同阶段，提高了指令吞吐量和处理器利用率与单周期和多周期CPU相比，流水线CPU能够在保持较高时钟频率的同时，显著提升整体性能五级流水线结构取指阶段1IF从指令存储器获取指令，更新PC值关键组件包括PC寄存器和指令存储器译码阶段2ID解析指令，读取寄存器操作数，生成控制信号包括寄存器堆读取和指令译码器执行阶段3EX执行ALU运算，计算分支地址和内存地址关键组件是ALU和分支逻辑访存阶段4MEM访问数据存储器，执行加载和存储操作主要包括数据存储器和地址译码器写回阶段5WB将结果写回寄存器堆主要组件是写回多路复用器和寄存器堆写端口五级流水线是现代RISC处理器的典型设计，各阶段之间通过流水线寄存器连接，存储中间结果和控制信号每个时钟周期，所有阶段同时执行不同指令的相应部分，理想情况下每个周期可以完成一条指令流水线寄存器是设计的关键部分，必须正确存储和传递每条指令的数据和控制信息此外，还需要设计冒险检测和处理单元，确保指令正确执行数据相关和控制相关相关相关相关RAW WARWAW读后写相关，后一条指写后读相关，后一条指写后写相关，两条指令令需要读取前一条指令令写入的寄存器是前一写入同一寄存器，需确还未写回的结果这是条指令需要读取的在保按程序顺序完成在最常见的数据相关类型五级流水线中，由于读乱序执行处理器中需要，通常通过数据前向解发生在写之前，通常不特别处理决会造成问题控制相关分支指令导致的程序流改变，使得流水线必须刷新已获取的错误指令路径通过分支预测减轻性能影响数据相关和控制相关是流水线CPU设计中的主要挑战数据相关发生在指令间存在数据依赖时，可能导致流水线暂停；控制相关发生在分支指令改变程序流时，可能导致流水线刷新在本实验中，我们将实现基本的数据前向通路解决RAW相关，并使用简单的分支预测策略（如总是不跳转）处理控制相关这些机制对于理解现代处理器的工作原理至关重要流水线冒险处理流水线冒险处理是现代处理器设计的核心挑战数据冒险主要通过前向通路Forwarding和流水线暂停Stalling解决前向通路将执行或访存阶段的结果直接送回到需要的前序阶段，避免等待写回；当前向无法解决时（如加载指令的结果），需要插入气泡Bubble暂停流水线控制冒险则通过分支预测技术缓解简单的静态预测包括总是预测跳转或总是预测不跳转；复杂的动态预测则基于历史行为，如双位饱和计数器或局部/全局历史表当预测错误时，需要刷新流水线，丢弃错误路径上的指令结构冒险相对少见，通常通过资源复制（如分离的指令和数据存储器）或流水线暂停解决流水线性能分析CPU总结与回顾运算器实验存储器实验1掌握ALU原理和实现，理解计算机的基本运学习ROM和RAM工作原理，实现存储器读写算能力和扩展设计总线实验CPU4综合应用前述知识，实现单周期、多周期和理解总线通信原理，掌握地址、数据和控制流水线CPU总线的协同工作通过本学期的计算机组成原理实验，我们从基本的运算器、存储器和总线实验开始，逐步深入到完整的CPU设计每个实验都帮助我们理解计算机硬件的基本工作原理，掌握数字系统设计的核心技能从单周期CPU到多周期CPU，再到流水线CPU，我们亲身体验了计算机体系结构的演进过程，理解了不同架构的优缺点和适用场景这些知识和技能将为今后学习计算机体系结构、嵌入式系统设计和硬件开发奠定坚实基础课程展望与进阶学习建议高级体系结构学习硬件描述语言深入•超标量处理器设计•SystemVerilog高级特性•乱序执行机制•基于UVM的验证•多核与并行计算•高级时序约束•存储层次与缓存优化•低功耗设计技术实践项目建议•GPU架构实现•特定应用处理器设计•开源CPU贡献RISC-V•嵌入式SoC开发计算机组成原理实验是探索计算机硬件世界的第一步随着技术的发展，处理器设计已经从简单的单核架构发展到复杂的多核、异构计算系统建议有兴趣的同学可以继续学习计算机体系结构、并行计算、芯片设计等高级课程，拓展知识广度和深度实践是最好的学习方式参与开源硬件项目、FPGA创新设计竞赛或企业实习，将课堂知识应用于实际项目，不仅能巩固所学，还能积累宝贵的工程经验期待大家在计算机硬件领域不断探索，取得更大的成就！。