《FPGA技术入门教程》课件

技术入门教程FPGA现场可编程门阵列（）技术是现代数字系统设计的核心技术之一，它为FPGA工程师提供了前所未有的硬件设计灵活性能够在硬件层面实现复杂的FPGA逻辑功能，同时保持可重复编程的特性，使其在通信、计算、控制等众多领域得到广泛应用课程内容概览1基础理论FPGA从的发展历程、基本原理到内部结构详解，建立完整的理论基FPGA础2开发工具与语言掌握主流开发环境和硬件描述语言，学会使用专业设计工具3设计流程与实例通过典型设计案例，深入理解开发的完整流程和方法FPGA应用与发展技术简介FPGA定义历史起源FPGA现场可编程门阵列（年，公司推出了世Field1984Xilinx界上第一款产品Programmable GateFPGA）是一种可重复编程的半，标志着可编程逻辑器Array XC2064导体器件，允许用户根据需要配件进入了新的发展阶段，为数字置内部逻辑功能，实现定制化的系统设计带来了革命性的变化数字电路设计技术优势相比传统和，具有开发周期短、成本低、灵活性高的ASIC CPLDFPGA特点，能够快速实现复杂逻辑功能的原型验证和产品化发展历程FPGA年起步市场竞争1984发布首款产品，开创了可编程逻辑器件的新纪收购、收购等重大收购事件，推动了技Xilinx FPGAXC2064Intel AlteraAMD Xilinx FPGA元，为后续技术发展奠定了基础术的快速发展和市场格局的重新定义123技术飞跃从工艺发展到先进的制程，在集成度、性能和功耗90nm7nm FPGA方面实现了质的飞跃，支持更复杂的应用场景应用领域FPGA通信系统工业控制人工智能在基站、光纤通信、用于运动控制、机器视作为加速器，在深度5G AI卫星通信等领域发挥核觉、实时监控等工业自学习推理、神经网络计心作用，提供高速数据动化应用，提供精确的算等领域提供高效的并处理和协议转换功能时序控制和高可靠性行处理能力汽车电子应用于自动驾驶、车载娱乐系统、电池管理等领域，支持复杂算法的实时处理需求基本工作原理FPGA可编程互连输入输出单元连接各逻辑块的通信网络与外部系统的接口模块可编程逻辑块•布线资源提供信号传输•可编程标准支持I/O配置存储器•交叉开关实现路径选择•差分和单端信号处理构成的核心计算单元CLB FPGA•时钟网络保证同步时序•电平转换和驱动能力存储功能配置信息FPGA•查找表（）实现组合逻LUT辑•配置单元SRAM•触发器存储状态信息•上电加载配置数据•多路选择器提供灵活配置•支持在线重配置2314内部结构详解

（一）FPGA配置单元技术查找表（）结构LUT采用配置单元存储逻辑功能配置信息每个配置单查找表是实现组合逻辑的基本单元，通常为输入或输FPGA SRAMFPGA46元控制一个可编程开关，通过大量配置单元的组合实现复杂的逻入结构本质上是一个小型，存储了所有可能输入组LUT RAM辑和连接功能配置数据在上电时从外部存储器加载到合对应的输出值，可以实现任意的组合逻辑函数SRAM中现代中，多个与触发器、多路选择器等组成逻辑块FPGA LUT相比反熔丝和闪存技术，配置方式具有无限次重编程能（或），提供了强大的逻辑实现能力和时序控制功SRAM CLBLAB力，但需要外部配置存储器来保存配置数据，且在断电后配置信能息会丢失内部结构详解

（二）FPGA全局时钟网络专用时钟树确保全芯片时钟同步1区域互连资源2中距离连接，平衡延迟和资源利用局部互连线3邻近逻辑块之间的短距离高速连接长线互连4跨越整个芯片的长距离连接线路交叉开关矩阵5可编程连接点，实现灵活的信号路由主流产品系列FPGA厂商低端系列中端系列高端系列应用特点成本敏感Xilinx/A SpartanKintex Virtex到高性能MD全覆盖从入门级Intel/Alte CycloneArria Stratix到企业级ra应用低功耗和Lattice iCE40ECP5FPX边缘优AI化高可靠性Microsem IGLOOSmartFus PolarFire和安全应i ion用与技术对比FPGA CPLD架构差异采用查找表互连的细粒度架构，适合复杂逻辑；采用乘FPGA+CPLD积项的粗粒度架构，适合简单组合逻辑实现容量对比容量从几千到数百万逻辑单元，支持大规模设计；容量相FPGA CPLD对较小，通常在几百到几千宏单元之间配置方式多采用配置，需要外部配置器件；多采用或FPGA SRAMCPLD Flash，可以独立工作，上电即可运行EEPROM应用选择复杂数字系统、信号处理选择；简单逻辑控制、接口转换优先考FPGA虑的确定性时序特性CPLD开发环境概览FPGA开发平台Xilinx是最新的集成开发环境，支持从设计输入Vivado DesignSuite Xilinx到比特流生成的完整流程作为经典工具仍广泛用于ISE DesignSuite老器件的维护开发开发平台Intel是的主要开发工具，分为标准版和专业Quartus PrimeIntel FPGA版提供完整的设计流程支持，包括时序分析、功耗分析等高级功能核生态系统IP丰富的核库加速设计开发，包括处理器核、接口控制器、IP DSP模块等支持自定义核开发和第三方核集成IP IP常用开发硬件平台评估开发板主流厂商提供的标准评估板，如的、的系列，集成丰富的外设接口，适合快速原型验证和学习实验Xilinx ZedBoardIntel DE编程下载器编程器是开发的必备工具，支持配置下载、在线调试、边界扫描测试等功能，确保开发过程的高效进行USB-JTAG FPGA功能扩展模块模块、通信接口模块、显示模块等扩展硬件，为系统提供丰富的外设功能，支持各种应用场景的快速搭建ADC/DAC FPGA开发流程总览FPGA设计输入功能仿真使用硬件描述语言编写代码，或通RTL验证设计的逻辑正确性，确保代码实现过图形化工具创建设计，定义系统的功符合设计预期，发现并修正功能错误能和结构调试优化综合实现通过在线调试工具验证硬件功能，分析将代码转换为门级网表，进行布局RTL时序性能，优化设计以满足系统要求布线，生成可下载的配置文件设计输入方式图形化原理图输入硬件描述语言输入通过拖拽逻辑门、触发器等基本单元创建电路图，直观易懂，适使用或编写代码描述硬件行为，是目前主流VHDL Verilog HDL合简单逻辑设计和教学演示但对于复杂设计，原理图会变得难的设计输入方式具有强大的表达能力，支持层次化设计HDL以管理和维护和代码重用现代开发中，原理图输入主要用于顶层模块连接和核实相比原理图，代码更容易版本控制、团队协作和自动化测FPGA IPHDL例化，而具体功能实现更多依赖代码编写试，能够高效处理大规模复杂设计项目HDL硬件描述语言基础语言定义主流语言对比硬件建模特点HDL硬件描述语言是专门用于描述数字语法严格、类型检查严密，支持结构化建模、数据流建模VHDL HDL电路结构和行为的编程语言，与软适合大型项目和团队开发；和行为级建模三种方式，能够从不件编程语言不同，描述的是硬语法灵活、学习曲线平同抽象层次描述硬件系统的功能实HDL Verilog件的并行执行特性缓，在工业界应用更广泛现语言入门VHDL--VHDL与门设计实例library IEEE;use IEEE.STD_LOGIC_

1164.ALL;entity AND_GATE isPortA:in STD_LOGIC;B:in STD_LOGIC;Y:out STD_LOGIC;end AND_GATE;architecture Behavioralof AND_GATE isbeginY=A andB;end Behavioral;采用实体（）和架构（）分离的设计方法实体定义模块的VHDL EntityArchitecture接口信号，架构描述具体的功能实现这种结构化方法便于代码管理和重用，支持一个实体对应多个不同的架构实现入门VerilogHDL//Verilog四选一多路选择器module mux4to1input[1:0]sel,input[3:0]data_in,output regdata_out;always@*begincasesel2b00:data_out=data_in

[0];2b01:data_out=data_in

[1];2b10:data_out=data_in

[2];2b11:data_out=data_in

[3];default:data_out=1b0;endcaseendendmodule语法相对简洁，模块（）是基本设计单元块描述时序或组合逻辑行为，语Verilog modulealways case句提供多路选择功能和是两种主要数据类型，分别用于存储和连接信号reg wire组合逻辑电路设计8基本逻辑门与、或、非、异或等基础逻辑门构成组合电路的基本单元16优先编码器输入优先编码器将多位输入编码为位二进制输出16464加法器位宽位超前进位加法器实现高速算术运算功能64256译码器规模位输入译码器可产生种不同的输出组合8256时序逻辑电路设计时钟信号作用同步所有时序元件的状态变化边沿触发机制在时钟边沿时刻更新存储状态寄存器链设计多级寄存器实现数据流水处理时序逻辑电路的核心是时钟信号的管理和时序约束的满足正确的时钟设计确保数据在正确的时间点被采样和更新，避免建立时间和保持时间的违反寄存器作为时序逻辑的基本存储单元，在时钟边沿触发时完成数据的锁存和传递状态机设计原理状态定义确定系统的所有可能状态状态转移定义状态间的跳转条件输出控制根据当前状态产生相应输出复位机制确保系统能返回初始状态同步设计原则FPGA同步设计是设计的金科玉律，要求所有时序逻辑都由统一的时钟边沿触发异步信号的处理需要特别小心，通常采用同步器链FPGA来避免亚稳态问题时钟域之间的数据传递需要专门的跨时钟域处理技术，确保数据的完整性和系统的稳定性时钟资源管理时钟生成PLL锁相环提供稳定的多相位时钟信号，支持频率倍增和分频功能，满足不同模块的时钟需求时钟网络分布专用时钟树结构确保时钟信号的低歪斜分布，全局时钟网络覆盖整个芯片FPGA时钟域切换多时钟域系统需要合理的域间数据传递机制，防止数据丢失和亚稳态的产生设计约束与分配FPGA引脚分配约束时序约束设置将设计中的信号分配到的物理引脚上，需要考虑信号类时序约束定义了设计的性能目标，包括时钟频率、建立保持时间FPGA型、电气特性和板级布线的匹配合理的引脚分配能够优化信号要求等正确的时序约束是实现设计性能目标的关键完整性和性能EMC约束文件通常采用脚本或专用约束语言编写，支持复杂的时TCL差分信号需要分配到配对的引脚上，高速信号要避免与时钟引脚序关系描述和多时钟域的约束管理相邻，电源和地引脚的分布要保证良好的去耦效果仿真与验证基础测试平台搭建是验证设计功能的测试环境，通过激励信号驱动被Testbench测设计，监控输出响应良好的应包含完整的测试testbench用例覆盖功能仿真验证在综合前进行的逻辑功能验证，检查代码的行为是否符合RTL设计预期功能仿真不考虑器件延迟，专注于逻辑正确性时序仿真分析包含实际器件延迟的仿真，验证设计在目标频率下的时序性能时序仿真能发现建立时间和保持时间的违反综合与实现流程综合过程RTL将代码转换为门级网表的过程，综合工具根据目标器件的资源特点HDL优化逻辑结构综合过程中会进行逻辑优化、资源映射和初步时序估算布局阶段将网表中的逻辑单元分配到的物理位置上，布局算法考虑连接FPGA关系、时序要求和资源利用率，寻找最优的元件放置方案布线阶段为布局后的设计分配具体的互连资源，实现信号的物理连接布线质量直接影响时序性能和资源利用效率时序分析与优化时序收敛最终设计满足所有时序约束1关键路径优化2针对最长延迟路径进行重点优化建立保持分析3检查数据传输的时序裕量时钟约束设置4定义系统的时序性能目标静态时序分析5工具验证设计时序性能STA时序分析是设计成功的关键环节静态时序分析工具能够快速评估设计的时序性能，识别违反时序约束的路径通过流水线设计、逻辑优化和布局布线调整等方法，FPGA可以有效改善关键路径的时序性能资源优化策略面积优化速度优化减少逻辑资源使用提高工作频率•共享逻辑单元•流水线设计12•优化状态编码•并行处理•减少冗余逻辑•关键路径优化平衡设计功耗优化综合考虑各项指标降低系统功耗43性能需求分析•时钟门控技术••成本效益评估动态电压调节••系统级优化•低功耗设计方法常见设计错误与调试多驱动冲突同一信号被多个源驱动导致竞争，需要使用三态缓冲器或多路选择器解决信号冲突问题信号悬空输入信号未连接或输出信号无负载，会影响综合结果和功能实现，需要明确所有信号的连接关系时序违反建立时间或保持时间不满足要求，导致数据传输错误，需要通过时序约束和设计优化解决仿真实现不符仿真正确但硬件运行异常，通常由时序问题、亚稳态或综合优化引起，需要详细的时序分析移位寄存器设计实例//8位串行移位寄存器module shift_register_8bitinput clk,input reset_n,input serial_in,output serial_out;reg[7:0]shift_reg;always@posedge clkor negedgereset_n beginif!reset_nshift_reg=8b0;elseshift_reg={shift_reg[6:0],serial_in};endassign serial_out=shift_reg

[7];endmodule移位寄存器是时序逻辑设计的经典实例，实现串行数据的移位功能每个时钟周期，数据向左移位一位，新数据从低位输入，高位数据输出这种结构广泛应用于串行通信、数据缓存和信号处理等领域计数器设计实例同步计数器设计计数器特点分析同步计数器的所有触发器都由同一时钟信号控制，状态转换同时发生，避免了异步计数器的传//模10同步计数器播延迟问题模计数器在计数到后自动清零，实现循环计数功能109module counter_mod10input clk,使能信号控制计数器的启停，复位信号提供初始化功能这种设计结构清晰，时序关系明确，input reset_n,易于综合和时序分析input enable,output reg[3:0]count;always@posedge clkor negedgereset_n beginif!reset_ncount=4b0;else ifenable beginifcount==4d9count=4b0;elsecount=count+1;endendendmodule状态机设计实例状态定义1定义电梯系统的各种工作状态空闲、上升、下降、开门、关门等状态，每个状态对应特定的控制动作2状态转移根据楼层请求、门控信号、安全检测等输入条件，确定状态之间的转移逻辑和转移条件输出控制3在每个状态下产生相应的控制信号，如电机驱动、门控制、指示灯显示等输出4安全机制实现紧急停止、超载保护、门安全等功能，确保电梯系统的安全可靠运行存储器设计实例//简单FIFO缓冲器设计module simple_fifo#parameter DATA_WIDTH=8,parameter DEPTH=16input clk,input reset_n,input wr_en,input rd_en,input[DATA_WIDTH-1:0]wr_data,output reg[DATA_WIDTH-1:0]rd_data,output full,output empty;reg[DATA_WIDTH-1:0]memory[0:DEPTH-1];reg[$clog2DEPTH:0]wr_ptr,rd_ptr;assign full=wr_ptr[3:0]==rd_ptr[3:0]wr_ptr

[4]!=rd_ptr

[4];assign empty=wr_ptr==rd_ptr;//写操作always@posedge clkbeginif wr_en!full beginmemory[wr_ptr[3:0]]=wr_data;wr_ptr=wr_ptr+1;endend//读操作always@posedge clkbeginif rd_en!empty beginrd_data=memory[rd_ptr[3:0]];rd_ptr=rd_ptr+1;endendendmodule门禁系统设计实例身份验证模块集成密码输入、卡识别、指纹识别等多种身份验证方式，提供灵活的IC权限管理和用户认证功能权限管理系统存储用户权限信息，支持不同时间段、不同区域的访问控制策略，实现精细化的权限管理门控执行机构控制电磁锁、电机驱动等执行设备，实现门的开启和关闭动作，包含安全保护和故障检测功能日志记录功能记录所有访问事件，包括成功和失败的认证尝试，为安全审计和事件追溯提供数据支持配置方式概述FPGA配置类型存储介质配置特点应用场景成本考虑配易失性存无限次重开发调试需要外部SRAM置储编程配置器件配置非易失存上电自启产品化应单芯片解Flash储动用决方案反熔丝配一次性编高安全性军工航天无法修改置程配置配置方法XilinxFPGA配置模式配置串行模式JTAG SPIFlash Slave通过接口直接下载使用外部存储配由外部处理器控制配置过JTAG SPIFlash配置数据，主要用于开发置数据，上电时自程，作为从设备接FPGA FPGA调试阶段支持边界扫描动从读取配置适合收配置数据适合需要动Flash测试和在线调试功能，是产品化应用，成本低且配态重配置或多级联FPGA最常用的开发配置方式置速度快的系统模式Master主动控制配置过程，FPGA从外部存储器读取配置数据提供最高的系统集成度和启动速度配置方法Intel/Altera FPGA主动串行模式AS使用专用配置器件或系列，在上电后主动从配置器件EPCS EPCQFPGA读取数据这种方式简单可靠，广泛应用于产品化设计中被动串行模式PS外部控制器提供配置数据和控制信号，被动接收配置适合需FPGA要灵活控制配置过程的应用场景下载模式JTAG通过或类似的下载线进行配置，主要用于开USB-Blaster JTAG发阶段的程序下载和调试支持实时配置更新和在线调试功能主流开发软件功能比较特色优势Xilinx VivadoIntel Quartus Prime提供完整的设计流程支持，从设计到在易用性方面表现出色，其图形化界面更加直Vivado DesignSuite RTLQuartusPrime比特流生成其图形化工具简化了复杂系统的设观对于中低端应用，的编译速度通常更快，资源利用IP IntegratorQuartus计，器件的支持使其在高端应用中具有优势率也较高UltraScale的时序分析引擎更加智能，能够自动识别时钟域和约束（原）系统集成工具功能强大，支持Vivado PlatformDesigner Qsys关系其高层次综合工具支持到的转换，加速复杂系统的快速搭建提供了从HLS C/C++RTL SoCDSP Builder算法硬件化进程到的直接设计路径Matlab/Simulink FPGA核的调用与定制IP高级系统IP处理器核、以太网控制器等复杂1IP接口控制IP2控制器、、等标准接口DDR PCIeUSB通信协议IP

3、、等常用通信协议SPI I2C UART算法DSP IP4滤波器、、乘法器等信号处理模块FIR FFT基础功能IP

5、、等基本功能单元PLL FIFORAM核的使用显著缩短了开发周期，提高了设计的可靠性现代厂商提供了丰富的免费和付费库，涵盖从基础功能到复杂系统的各个层面自定义核的开发也变得IP FPGAIP IP更加简便，支持标准接口协议的快速集成系统级设计与片上系统SoC硬核处理器集成等处理器核ARM Cortex-A9可编程逻辑提供灵活的硬件加速FPGA fabric高速互连总线连接处理器和AXI FPGA共享资源内存、外设的统一管理将传统处理器和完美融合，处理器负责控制和软件算法，负责SoC FPGA FPGAFPGA硬件加速和实时处理这种架构在需要高性能计算和灵活控制的应用中具有显著优势，如工业自动化、通信基站、医疗设备等领域高速信号处理设计基础差分信号处理内存控制DDR等差分标准提供优异的控制器需要精LVDS DDRSDRAM抗噪声性能和高速传输能力，确的时序控制和校准算法现适合长距离高速数据传输正代提供专用的内存接口FPGA确的端接和布线对信号质量至硬核，简化控制器的实DDR关重要现复杂度时钟数据恢复高速串行接口需要从数据流中恢复时钟信号，和电路是关键PLL CDR技术抖动和时钟歪斜的控制直接影响系统性能总线协议与接口设计标准通信协议的正确实现是系统与外部设备交互的基础适合高速短距离通信，适合多设备总线应用，提供简单FPGA SPII2C UART的异步串行通信现代设计中，总线协议成为处理器和加速器之间的标准互连方式，提供高带宽和低延迟的数据传输能力SoC AXI数字信号处理模块DSP25x18乘法器位宽现代内置的硬件乘法器规格，支持高精度算术运算FPGA1024滤波器抽头FIR典型高阶滤波器的系数数量，实现精确的频率响应FIR4096变换点数FFT常用处理器支持的最大变换长度，满足频域分析需求FFT500处理速度MHz模块的典型工作频率，支持实时信号处理应用DSP嵌入式处理器核应用软核处理器软件开发和等软核处理器可MicroBlaze NiosII支持标准编程，丰富的软件库和C/C++根据应用需求定制配置，提供灵活的嵌开发工具链，降低嵌入式软件开发难度入式处理能力硬件协处理外设集成与逻辑紧密耦合，实现软硬件协灵活配置外设控制器，包括定时器、中FPGA同设计，优化系统整体性能断控制器、通信接口等标准外设模块可编程逻辑的安全与加密比特流加密算法保护配置数据安全AES密钥管理安全密钥存储和分发机制防篡改检测实时监控配置完整性随着在关键应用中的广泛使用，安全性成为重要考虑因素比特流加密防止设计被非法复制和逆向工程，安全启动确保只有合FPGA法的配置数据能够被加载现代还集成了物理安全特性，如防侧信道攻击和防篡改检测，为敏感应用提供全面的安全保护FPGA功耗管理与节能FPGA。