eda期末试题及答案

eda期末试题及答案

一、单项选择题（共30题，每题1分，共30分）（在每题列出的四个选项中只有一个选项是最符合题目要求的，请将正确选项前的字母填在括号内）EDA技术的核心是（）A.硬件描述语言B.可编程逻辑器件C.仿真工具D.综合工具下列不属于EDA设计流程的阶段是（）A.系统设计B.版图设计C.仿真验证D.综合实现VHDL语言中，用于定义一个实体的关键字是（）A.entity B.architecture C.process D.componentVerilog HDL中，描述组合逻辑电路的常用结构是（）A.always@posedge clkB.always@negedge clkC.always@*D.initialFPGA与CPLD的主要区别在于（）A.集成度不同B.编程方式不同C.逻辑单元结构不同D.以上都是下列属于FPGA配置方式的是（）A.主动并行模式B.JTAG模式C.PS模式D.以上都是“自顶向下”的设计方法中，下一步骤是（）A.行为描述B.结构描述C.门级实现D.系统划分仿真过程中，用于验证设计功能的是（）A.时序仿真B.功能仿真C.时序分析D.静态时序分析VHDL中，用于定义信号的数据类型是（）A.integer B.std_logic C.bit D.以上都是Verilog HDL中，`define是（）第1页共8页A.模块定义语句B.参数定义语句C.宏定义语句D.注释语句下列不属于可编程逻辑器件的是（）A.PROM B.PLA C.FPGA D.RAM综合工具的主要作用是（）A.将行为描述转换为门级网表B.对设计进行时序分析C.生成编程文件D.实现版图设计时序仿真又称为（）A.功能仿真B.后仿真C.前仿真D.混合仿真VHDL中，进程（process）的敏感信号列表中不包含的是（）A.时钟信号B.复位信号C.输入信号D.输出信号Verilog HDL中，模块的输入输出端口声明使用（）A.port B.input/output C.in/out D.以上都是下列属于EDA工具软件的是（）A.Quartus IIB.ModelSim C.VHDL编译器D.以上都是“自底向上”的设计方法适用于（）A.简单电路设计B.复杂系统设计C.高速电路设计D.低功耗电路设计硬件描述语言的主要优势是（）A.提高设计效率B.便于修改和复用C.与工艺无关D.以上都是VHDL中，库（library）的作用是（）A.存储已编译的设计单元B.定义数据类型C.实现模块例化D.控制仿真时间Verilog HDL中，always块的敏感信号列表使用posedge表示（）A.上升沿触发B.下降沿触发C.高电平触发D.低电平触发第2页共8页下列属于FPGA内部逻辑单元的是（）A.LUT B.触发器C.乘法器D.以上都是设计流程中，“适配”步骤的主要任务是（）A.将网表映射到目标器件B.生成编程文件C.进行功能验证D.优化时序性能VHDL中，用于定义一个结构体的关键字是（）A.entity B.architecture C.package D.configurationVerilog HDL中，用于实例化模块的语句是（）A.module B.assign C.instantiation D.endmodule下列属于被动配置模式的是（）A.JTAG B.PS C.BSDL D.以上都是EDA技术的发展阶段不包括（）A.手工设计阶段B.半定制设计阶段C.全定制设计阶段D.智能设计阶段仿真中，用于设置初始状态的语句是（）A.initial B.always C.for D.caseVHDL中，std_logic_unsigned库的作用是（）A.定义无符号数运算B.定义有符号数运算C.实现时序逻辑D.控制信号方向Verilog HDL中，“assign a=bc;”语句实现的是（）A.组合逻辑与运算B.时序逻辑与运算C.条件赋值D.以上都不是影响FPGA设计性能的关键因素是（）A.逻辑单元数量B.布线延迟C.工作频率D.以上都是

二、多项选择题（共20题，每题2分，共40分）第3页共8页（在每题列出的五个选项中有二至五个选项是符合题目要求的，请将正确选项前的字母填在括号内，多选、少选、错选均不得分）EDA技术的主要特点包括（）A.自动化程度高B.设计周期短C.可重复利用D.与工艺无关E.成本低下列属于硬件描述语言的有（）A.VHDL B.Verilog HDLC.C语言D.ABEL E.VHDL-93可编程逻辑器件的编程方式包括（）A.一次性编程B.多次编程C.在线编程D.离线编程E.混合编程FPGA的基本结构包括（）A.输入输出模块（IOB）B.可配置逻辑模块（CLB）C.内部连线资源D.嵌入式硬核模块E.外部存储模块EDA设计流程中，仿真验证的类型包括（）A.功能仿真B.时序仿真C.静态时序分析D.动态时序分析E.混合仿真VHDL语言的基本结构包括（）A.实体（entity）B.结构体（architecture）C.库（library）与包集合（package）D.配置（configuration）E.程序包（program）Verilog HDL中，常用的条件语句包括（）A.if-else B.case C.casez D.casex E.always常用的EDA工具软件包括（）A.Quartus IIB.ModelSim C.Vivado D.ISE E.Proteus自顶向下设计方法的优点包括（）第4页共8页A.设计层次清晰B.便于团队协作C.早期发现问题D.提高设计复用性E.降低设计复杂度VHDL中的数据类型包括（）A.整数类型B.实数类型C.布尔类型D.枚举类型E.数组类型FPGA配置文件的格式包括（）A..bit B..svf C..pof D..jed E..vVerilog HDL中，块语句包括（）A.initial B.always C.begin-end D.fork-join E.if-else影响设计时序的因素有（）A.逻辑路径延迟B.布线延迟C.时钟频率D.负载电容E.温度自底向上设计方法的步骤包括（）A.设计基本单元B.模块组合C.系统集成D.测试验证E.优化设计VHDL中，进程（process）的组成部分包括（）A.敏感信号列表B.进程体C.变量定义D.信号定义E.注释Verilog HDL中，“*”在敏感信号列表中的含义是（）A.组合逻辑B.所有输入信号变化C.时钟信号变化D.复位信号变化E.高阻态可编程逻辑器件按集成度可分为（）A.简单PLD B.复杂PLD C.高密度PLD D.超大规模PLD E.全定制PLDEDA技术的应用领域包括（）第5页共8页A.数字系统设计B.通信系统C.嵌入式系统D.自动控制E.芯片VHDL中，库（library）的种类包括（）A.标准库（STD）B.工作库（WORK）C.用户定义库D.工业库E.系统库Verilog HDL中，用于调试的语句包括（）A.$display B.$monitor C.$stop D.$finish E.initial

三、判断题（共20题，每题1分，共20分）（对的在括号内打“√”，错的打“×”）EDA技术是电子设计自动化技术的简称（）VHDL语言是一种硬件描述语言（）FPGA属于复杂可编程逻辑器件（）“自顶向下”设计方法中，系统划分是第一步（）功能仿真需要考虑实际延迟（）Verilog HDL中，always块必须带敏感信号列表（）Quartus II是Xilinx公司的EDA工具（）FPGA的配置模式包括主动模式和被动模式（）VHDL中，entity是模块的功能描述，architecture是模块的结构描述（）时序仿真的结果直接反映设计的实际工作情况（）Verilog HDL中，“//”用于单行注释（）CPLD的逻辑单元主要是查找表（LUT）（）综合工具可以将行为描述转换为网表文件（）VHDL中的std_logic_unsigned库用于实现无符号数运算（）Verilog HDL中，“assign”用于连续赋值语句（）第6页共8页FPGA的IOB用于连接内部逻辑与外部引脚（）自底向上设计方法适合简单电路的快速实现（）静态时序分析是一种动态时序验证方法（）VHDL中，变量（variable）是局部的，作用域限于进程内部（）Verilog HDL中，casez语句不考虑高阻态（z）（）

四、简答题（共2题，每题5分，共10分）简述EDA设计流程的主要步骤比较FPGA和CPLD的优缺点参考答案

一、单项选择题（共30题，每题1分）

1.A

2.B

3.A

4.C

5.D

6.D

7.A

8.B

9.D

10.C

11.D

12.A

13.B

14.D

15.B

16.D

17.A

18.D

19.A

20.A

21.D

22.A

23.B

24.C

25.C

26.D

27.A

28.A

29.A

30.B

二、多项选择题（共20题，每题2分）

1.ABCDE

2.ABDE

3.ABCD

4.ABCD

5.ABC

6.ABCD

7.ABCD

8.ABCD

9.ABCD

10.ABCDE

11.ACD

12.CD

13.ABCDE

14.ABCDE

15.AB

16.AB

17.ABCD

18.ABCDE

19.ABCD

20.ABCD

三、判断题（共20题，每题1分）

1.√

2.√

3.×（FPGA属于超大规模可编程逻辑器件，CPLD通常指复杂PLD）

4.√

5.×（功能仿真不考虑延迟）

6.√

7.×（Quartus II是Intel公司的工具）

8.√

9.√

10.√

11.√

12.×（CPLD逻辑单元多为乘积项结构，FPGA多为LUT）

13.√

14.√

15.√第7页共8页

16.√

17.√

18.×（静态时序分析是静态验证）

19.√

20.×（casez不考虑高阻态z，casex不考虑z和x）

四、简答题（共2题，每题5分）答EDA设计流程主要步骤包括

①系统划分（自顶向下）；

②行为描述/结构描述；

③功能仿真；

④综合（行为描述→网表）；

⑤适配（网表→目标器件）；

⑥时序仿真；

⑦编程下载；

⑧硬件测试与优化（每点1分，步骤合理即可）答FPGA优点集成度高，适合复杂逻辑；可配置性强，支持在线重构；内部连线资源灵活缺点成本较高，部分资源利用率低CPLD优点结构简单，速度快，成本低，适合中小规模逻辑缺点集成度有限，难以实现超大规模电路（5分，优缺各2点，总结1点）第8页共8页。